電子信息綜合實踐實習(xí)報告

1、電子信息綜合實踐實習(xí)報告簡介第一篇：電子信息綜合實踐實習(xí)報告電子信息綜合實踐報告 8位運算器電路設(shè)計 北華大學(xué)電氣信息工程學(xué)院 目 錄 1、 實習(xí)目的2 2、 運算器的國內(nèi)外發(fā)展3 3、 fpga的發(fā)展3 4、 運算器的設(shè)計原理7 5、 運算器源程序13 6、 結(jié)果分析22 7、 總結(jié)及心得體會22 1 一、 實習(xí)目的 綜合電子系統(tǒng)實習(xí)是電子信息類專業(yè)學(xué)生了 解電子系統(tǒng)設(shè)計實現(xiàn)過程， 培養(yǎng)實踐動手能力的實踐性教學(xué)環(huán)節(jié)， 是電子信息工程等理工科專業(yè)學(xué)生一門必修的實踐性課程。通過學(xué)習(xí)和實踐， 可以讓學(xué)生進一步接觸電路板及電子產(chǎn)品的生產(chǎn)實際， 了解電子工藝生產(chǎn)線的流程和基本管理知識， 使學(xué)生通過設(shè)計

2、一個課題， 鞏固和加深在fpga技術(shù)等課程中所學(xué)到的理論知識和實驗技能， 掌握常用電子電路中的一般分析和設(shè)計方法， 熟悉 vhdl 和其他開發(fā)軟件的使用方法， 提高電子電路的分析、 設(shè)計和實驗?zāi)芰Γ?為以后從事生產(chǎn)和科研工作打下一定的基礎(chǔ)， 為今后專業(yè)實驗， 畢業(yè)設(shè)計準備必要的編程知識和操作技能。 同時培養(yǎng)學(xué)生嚴謹?shù)墓ぷ髯黠L， 養(yǎng)成良好的工作習(xí)慣， 它是基本技能和知識的入門向?qū)В?又是創(chuàng)新實踐和創(chuàng)新精神的啟蒙。 綜合電子系統(tǒng)實習(xí)對訓(xùn)練我們基本操作技能， 提高我們實際動手能力是難得的一次好機會。 二、運算器的國內(nèi)外發(fā)展 （1）國外情況 在國外，電子計算器在集成電路發(fā)明后，只用短短幾年時間就完成了

3、技術(shù)飛躍，經(jīng)過激烈的市場競爭，現(xiàn)在的計算器技術(shù)己經(jīng)相當 2 成熟。計算器已慢慢地脫離原來的輔助計算工具的功能定位，正向著多功能化、可編程化方向發(fā)展，在各個領(lǐng)域都得到了廣泛的應(yīng)用。用計算器不僅可以實現(xiàn)各種各樣復(fù)雜的數(shù)學(xué)計算還可以用來編制、運行程序，甚至解方程組，圖形計算器還可以進行圖形處理。計算器內(nèi)置的軟件允許用戶進行 類似于對計算機的文件和目錄管理等操作，允許用戶對圖形界面進行定制，同時各種新技術(shù)也被應(yīng)用到計算器里使計算器功能越來越強大?？梢哉f，計算器就是一個微微型的計算機。 （2）國內(nèi)情況 國內(nèi)也有廠商利用計算器芯片開發(fā)新的產(chǎn)品，但對計算器技術(shù)的研究、計算器芯片的設(shè)計還處于起步階段。計算器的

4、主要功能還是在于計算，不妨稱之為低檔計算器。即便是對這種計算器，很多廠商也只從事計算器的組裝、銷售業(yè)務(wù)。一些ic設(shè)計公司、芯片提供商也開始研究計算器技術(shù)基于fpga的計算器設(shè)計。 三、 fpga的發(fā)展 隨著eda技術(shù)的發(fā)展，使用硬件語言設(shè)計pld/fpga成為一種趨勢。目前最主要的硬件描述語言是vhdl和verilog hdl。 vhdl發(fā)展的較早，語法嚴格，而verilog hdl是在c語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，語法較自由。 vhdl和verilog hdl兩者相比，vhdl的書寫規(guī)則比verilog煩瑣一些，但verilog自由的語法也容易讓少數(shù)初學(xué)者出錯。 國外電子專業(yè)很多

5、會在本科階段教授vhdl,在研究生階段教授verilog。從國內(nèi)來看，vhdl的參考書很多， 3 便于查找資料，而verilog hdl的參考書相對較少，這給學(xué)習(xí)verilog hdl帶來一些困難。 從eda技術(shù)的發(fā)展上看，已出現(xiàn)用于cpld/fpga設(shè)計的硬件c語言編譯軟件，雖然還不成熟，應(yīng)用極少，但它有可能會成為繼vhdl和verilog之后，設(shè)計大規(guī)模cpld/fpga的又一種手段。 fpga是英文field programmable gate array的縮寫，即現(xiàn)場可編程門陣列，它是在pal、gal、cpld等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（asic）領(lǐng)域中

6、的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 fpga采用了邏輯單元陣列l(wèi)ca（logic cell array）這樣一個概念，內(nèi)部包括可配置邏輯模塊clb（configurable logic block）、輸入輸出模塊iob（input output block）和內(nèi)部連線（interconnect）三個部分。fpga的基本特點主要有： .采用fpga設(shè)計asic電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 .fpga可做其它全定制或半定制asic電路的測試樣片。 .fpga內(nèi)部有豐富的觸發(fā)器和io引腳。 .fpga是asic電路中設(shè)計周期

7、最短、開發(fā)費用最低、風險最小的器件之一。 .fpga采用高速chmos工藝，功耗低，可以與cmos、ttl電平兼容。 fpga是由存放在片內(nèi)ram中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的ram進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，fpga芯片將eprom中數(shù)據(jù)讀入片內(nèi)編程ram中，配置完成后，fpga進入工作狀態(tài)。掉電后，fpga恢復(fù)成白片，內(nèi)部邏輯 4 關(guān)系消失，因此，fpga能夠反復(fù)使用。fpga的編程無須專用的fpga編程器，只須用通用的eprom、prom編程器即可。當需要修改fpga功能時，只需換一片eprom即可。這樣，同一片fpga，不同的

8、編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，fpga的使用非常靈活。 與fpga對應(yīng)的還有dsp處理器，dsp處理器速度雖然很快，并對許多dsp應(yīng)用來說很有用，但仍有一些應(yīng)用要求性能再進一步提升，而fpga提供了更高的性能。fpga可以生成一個定制硬件設(shè)計，從而控制邏輯能夠在硬件中實現(xiàn)，不必再利用精確的時鐘周期來實現(xiàn)控制功能。此外，通過裁減硬件架構(gòu)，fpga可以提供額外的性能。如果最重要的設(shè)計考慮因素是速度，那么可以在fpga中設(shè)計完全并行的算法處理方案?，F(xiàn)在，許多系統(tǒng)已經(jīng)包含了一個fpga，用于協(xié)議轉(zhuǎn)換、膠合邏輯或一些其它系統(tǒng)功能。如果那個fpga沒有被完全利用，那么把dsp功能加入其中可以為系

9、統(tǒng)節(jié)約成本。而且如果標準發(fā)生改變，使用fpga就不會有任何風險。fpga的配置文件能夠像軟件那樣升級，盡管它們必須被存儲在系統(tǒng)的非易失性存儲器中。目前的fpga設(shè)計一般采用top-down（自頂向下）的設(shè)計方法。先將系統(tǒng)劃分為各個功能子模塊，在系統(tǒng)級層次上進行行為描述，再對這些子模塊進一步進行行為描述。 （2）fpga與cpld的比較 fpga是現(xiàn)場可編程邏輯門陣列的簡稱，是電子設(shè)計的一個里程碑。cpld是復(fù)雜可編程邏輯器件的簡稱。盡管fpga和cpld都是可編程asic器件,有很多共同特點,但由于cpld和fpga結(jié)構(gòu)上的差異,具有各自的特點.cpld更適合完成各種算法和組合邏輯，fpga更

10、適合于完成時序邏輯。換 5 句話說, fpga更適合于觸發(fā)器豐富的結(jié)構(gòu)，而cpld更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。.cpld的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的，而fpga的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性 .在編程上fpga比cpld具有更大的靈活性。cpld通過修改具有固定內(nèi)連電路的邏輯功能來編程， fpga主要通過改變內(nèi)部連線的布線來編程； fpga可在邏輯門下編程，而cpld是在邏輯塊下編程。.fpga的集成度比cpld高，具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。.cpld比fpga使用起來更方便。cpld的編程采用e2prom或fastflash技術(shù)，無需外部存儲

11、器芯片,使用簡單。而fpga的編程信息需存放在外部存儲器上，使用方法復(fù)雜 .cpld的速度比fpga快，并且具有較大的時間可預(yù)測性。這是由于fpga是門級編程，并且clb之間采用分布式互聯(lián)，而cpld是邏輯塊級編程，并且其邏輯塊之間的互聯(lián)是集總式的。 .在編程方式上，fpga大部分是基于sram編程，編程信息在系統(tǒng)斷電時丟失，每次上電時，需從器件外部將編程數(shù)據(jù)重新寫入sram中。其優(yōu)點是可以編程任意次，可在工作中快速編程,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。 cpld主要是基于eeprom或flash存儲器編程,編程次數(shù)可達1萬次，優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。cpld又可分為在編程器上編程和

12、在系統(tǒng)編程兩類。 .一般情況下，cpld的功耗要比fpga大，且集成度越高越明顯。 隨著fpga門數(shù)以及性能的提高，可以將現(xiàn)在的許多數(shù)字電路部分下載到fpga上，實現(xiàn)硬件的軟件化，包括51核，dsp核以及其他的一些數(shù)字模塊，到最后一個系統(tǒng)板子就剩下電源、 6 模擬電路部分，接口部分以及一塊fpga。fpga可以說是芯片級的pcb板，在一個芯片里設(shè)計原來的電子系統(tǒng)的所有數(shù)字電路部分。 現(xiàn)在也有將arm核嵌入到fpga里面的，比如altera公司的nois核。nois是一個軟核，是有軟件編寫的一個32位處理器，并不是硬件上存在的處理核，該核工作頻率為50hz，現(xiàn)在用于許多圖像處理以及其他的很多網(wǎng)絡(luò)

13、設(shè)備。利用鎖相環(huán)技術(shù)可以將頻率成倍提升，一般的arm核是將鎖相環(huán)做到芯片里面的，在變成的時候可以對某個 寄存器進行設(shè)置從而達到分頻和倍頻的目的。而將dsp核嵌入到fpga里面去實現(xiàn)強大的計算功能是altera公司近期推出的一系列芯片的一個優(yōu)點。altera公司的stratix ii系列芯片采用內(nèi)嵌的dsp核，但是其dsp核的計算速度比現(xiàn)在業(yè)界上最快的dsp芯片還要快幾個數(shù)量級。 四、 運算器設(shè)計原理 （1）加法器設(shè)計 為了能夠?qū)崿F(xiàn)4位bcd碼的加法運算，設(shè)計中被加數(shù)和加數(shù)都為16位二進制數(shù)，由于2個16位二進制數(shù)相加可能會產(chǎn)生進位，同時為了方便數(shù)碼管顯示，和采用了20位二進制。此外還有清零信號

14、rst和加法使能信號add，當rst=1時對和進行清零，否則當add=1時進行加法運算。 (2) 減法器設(shè)計 為了實現(xiàn)4位bcd碼的減法運算，設(shè)計中被減數(shù)和減數(shù)為16位二進制數(shù)，差為20位二進制數(shù)。 輸入的信號有清零信號rst、減法使能信號sub、被減數(shù)a、減數(shù)b，輸出的信號有差cha和借位co。由于 7 兩個數(shù)相減的差有可能為正數(shù)也有可能為負數(shù)，當差為負數(shù)時表現(xiàn)為補碼的形式，必須要將負數(shù)的補碼進行修正，修正時對差的低16位求補碼運算，而差的正負用借位co來表示，co=1表示差為負，否則為正。 (3) 乘法器設(shè)計乘法器設(shè)計的原理分析 乘法運算的方法可以通過以下實例來說明： 設(shè)被乘數(shù)a=1110

15、，乘數(shù)b=1101,求a×b 由以上實際例子可以看出，16位二進制乘法運算可以使用移位相加的方法來實現(xiàn)，被乘數(shù)左移16次，乘數(shù)右移16次，當時鐘上升沿到來時都對乘數(shù)的最低位進行判斷，如果乘數(shù)的最低位為1則乘積加上已經(jīng)移位的被乘數(shù)，否則加0。 乘法器電路結(jié)構(gòu)框圖根據(jù)乘法原理，采用移位相加的辦法來實現(xiàn)乘法運算，如圖。 8 (4) 除法器設(shè)計 此次設(shè)計的16位二進制除法器采用的是比較相減的方法，先在被除數(shù)前添加16個0，當時鐘脈沖上升沿到來時將前一次高16位與除數(shù)比較，若大于或等于則將被除數(shù)的高16位減去除數(shù)，同時左移并將被除數(shù)的第1位置1，若小于則只是將被除數(shù)左移，等到下一個脈沖到來時再

16、循環(huán)此操作，直到第16個脈沖之后停止操作。這樣進行16個脈沖周期之后，被除數(shù)的高16位為余數(shù)，低16位為商。 除法運算的原理可以通過以下實例來說明： 設(shè)被除數(shù)a=1110，除數(shù)b=0110，求解a÷b的過程如下： 除法器電路結(jié)構(gòu)框圖 除法器電路由控制電路、比較電路、減法電路和移位電路組成。控 9 制電路負責產(chǎn)生16個脈沖的時鐘信號、轉(zhuǎn)載信號、運算結(jié)束信號；比較電路則是將被除數(shù)的高16位和除數(shù)進行比較，若大于或等于則great為1，否則為0；減法電路先判斷比較電路輸出的great是否為1，若為1則將被除數(shù)的高16位和除數(shù)相減，否則不進行運算只保存被除數(shù)的高16位；移位電路是將被除數(shù)進行

17、左移，并對great進行判斷，若為1則將被除數(shù)的第一位置1。 （二） 鍵盤掃描電路設(shè)計 矩陣式鍵盤是一種常見的輸入裝置，在日常生活中，矩陣式鍵盤在計算機、電話、手機等各式電子產(chǎn)品上已經(jīng)被廣泛應(yīng)用。我們用的是一個4×4矩陣式鍵盤，其中數(shù)字09作為各種運算的數(shù)字輸入鍵，#為清零功能鍵，=為運算結(jié)果鍵，+、-、×、÷為運算的選擇鍵。 鍵盤上的每一個按鍵其實就是一個開關(guān)，每個鍵都有一個上拉電阻，該按鍵的接點會呈現(xiàn)低電平狀態(tài)，反之，未按下時則呈現(xiàn)高電平狀態(tài)。4x4矩陣鍵盤。 （三） 掃描電路設(shè)計 對鍵盤采用015計數(shù)的方式，輸入信號為鍵盤的列信號，對鍵盤進行逐行掃描。掃描鍵

18、盤的編碼方式如圖7-2，當沒有按下鍵盤時，鍵盤輸入到按鍵檢測電路col的值均為1，此時key=1；否則當使用者按下鍵盤按鈕時，鍵盤檢測到按鍵電路col的值為0，此時key=0。 10 （1） 鍵盤掃描計數(shù)器電路 時鐘信號clk頻率為1khz，按鍵（key_pressed）為使能信號，當未按下鍵盤時key_pressed=1，此時由015反復(fù)計數(shù)，并將計數(shù)值作為按鍵檢測電路的輸入信號，直到按下鍵key_pressed=0時計數(shù)器停止輸出計數(shù)值。 （2） 按鍵檢測電路 按鍵檢測電路的輸入信號為col和scan_cnt，輸出信號為row和key_pressed。檢測電路根據(jù)計數(shù)值scan_cnt判斷

19、row和key_pressed，scan_cnt的低2位用于判斷掃描的列，scan_cnt的低2位00、01、10、11分別代表第一列、第二列、第三列、第四列；而scan_cnt的高2位00、01、10、11分別代表第一行、第二行、第三行、第四行。 由于鍵盤的按鈕采用機械開關(guān)，當按下鍵盤按鈕時，有可能會產(chǎn)生誤導(dǎo)作，因此要使用鍵盤消抖動電路。此次設(shè)計的消抖動電路采用的是倒數(shù)計數(shù)器電路，將key_pressed作為計數(shù)器的輸入端，當多次 11 檢測到key_pressed=0才判定為按下鍵盤，否則被認定為沒按下鍵盤 （3） 鍵盤編碼電路 （4）將鍵盤16個鍵的每個鍵進行編碼，然后按照每個鍵的編碼值

20、譯碼成實際的數(shù)值。鍵盤編碼表如圖 （四） 控制電路的原理 當按下鍵盤按鍵時，由鍵盤掃描電路譯碼出按下的鍵值，但是根據(jù)通常的運算順序，先輸入一個運算數(shù)據(jù)，然后輸入運算功能鍵，再輸入另一個運算數(shù)據(jù)，最后才是輸入等于號顯示運算結(jié)果，這就需要一個控制電路，用于控制當輸入運算功能鍵時第一個運算數(shù)據(jù)輸入停止；而輸入運算功能鍵后開始輸入第二個運算數(shù)據(jù)，當輸入等于號碼時停止輸入第二個運算數(shù)據(jù)；當輸入等于號時，開始顯示運算結(jié)果。 控制電路時序 控制電路關(guān)鍵是對于時序的控制，首先必須先設(shè)計一個控制模塊用于確定鍵盤輸入的鍵值是清零鍵、數(shù)據(jù)鍵、還是功能鍵，然后根據(jù)控制模塊控制第一個和第二個運算數(shù)據(jù)輸入的使能信號，當檢測到數(shù)據(jù)輸入使能信號有效時，必須對輸入信號進行左移處理以便儲存輸入的數(shù)據(jù)。第一個和第二個數(shù)據(jù)輸入的使能信號時序。 （五） bcd碼轉(zhuǎn)化為二進制電路設(shè)計 經(jīng)過控制電路輸出的兩個運算數(shù)據(jù)是bcd碼形式的，而此次設(shè)計的加、減、乘、除運算的