第四章 MOS邏輯集成電路-4

1、2021-12-9本章主題 MOSFET結(jié)構(gòu)及工作原理（補充） CMOS基本邏輯單元 靜態(tài)邏輯和動態(tài)靜態(tài)邏輯和動態(tài)CMOS電路電路 BiCMOS邏輯集成電路 MOS存儲器 2021-12-9CMOS靜態(tài)邏輯電路o靜態(tài)邏輯門的特點（互補類型）o與非門特性o組合邏輯電路的設(shè)計o類NMOS電路Pull up netPull down netABA + BABA BNMOS串與串與并或并或F1F2F1F2F= F1 F2+F= F1 F2ABCF=A BCABCF=A BC+ +ABA BABA BPMOS串或串或并與并與ABA BABAB例：例：CMOS與非門與非門A B = A + B !(A B

2、) = !A + !B or !(A & B) = !A | !BA + B = A B !(A + B) = !A !B or !(A | B) = !A & !B例：例：CMOS或非門或非門A + BABABABExample: Y=A(B+C)+DY=A(B+C)+DY=A(B+C)+DAAABBBCCCDDDVDDpnKK0 outpppprCRt2 . 29ln outnnnnfCRt2 . 29ln以等效反相器的以等效反相器的方法來分析電路方法來分析電路下面以與非門為例下面以與非門為例npRRpRnDDTKKVV其中,11例題：若有一例題：若有一CMOS與非門有與非

3、門有n個輸入端，個輸入端，n=p=0.2，分別求分別求n=4或或n=9時的中值電壓時的中值電壓VT？當(dāng)？當(dāng)n個輸入端中個輸入端中n-1個固定在高電平時個固定在高電平時分別求分別求n=4或或n=9時的中值電壓時的中值電壓VT？若要求此與非門有對稱的噪聲容限，求？若要求此與非門有對稱的噪聲容限，求轉(zhuǎn)換電平向轉(zhuǎn)換電平向VDD移動移動DDnNHMDDNLMVvVVvV)1 (100001)1(1)1(1nnnnnPNPNvvK導(dǎo)電因子導(dǎo)電因子 o CMOS比例因子比例因子12effoxWKCL/onpKK歸一電平歸一電平TDDVV噪聲容限小噪聲容限小于于VDD/2噪聲容限小噪聲容限小于于VDD/220

4、21-12-9四輸入與非門的設(shè)計 工作電壓5V，VTN=-VTP=1V，采用特征尺寸為0.6微米的工藝。v求設(shè)計中PMOS、NMOS的溝道寬度？NPWW125.023輸入的與非門，得N如果是 N2021-12-90VDDVDDVinVoutVDD- VTPVTN單 管導(dǎo) 通雙 管導(dǎo) 通單 管導(dǎo) 通Vout0 V2.5 V2.5 VRnRp0.01.02.00 10 20 30 Vout, VResistance, ohmsRnRpRn | RpMOS管在線性區(qū)域的電阻值很小，而在飽和時的電阻值很大（1）假設(shè)上升沿時間）假設(shè)上升沿時間=下降沿時間，由它們與最大工作頻率的關(guān)系式得到此時間值下降沿時

5、間，由它們與最大工作頻率的關(guān)系式得到此時間值（2）考慮最壞情況下只有一個）考慮最壞情況下只有一個PMOS管充電，忽略寄生電容。管充電，忽略寄生電容。（3）采用（）采用（4-19、20）計算上升、下降時間常數(shù)，由此時間常數(shù)的計算公式代入）計算上升、下降時間常數(shù)，由此時間常數(shù)的計算公式代入 合適的有效遷移率的值得到合適的有效遷移率的值得到PMOS的寬：的寬：14.28微米；而微米；而NMOS的寬：的寬：13.8微米微米（1）假設(shè)上升沿時間）假設(shè)上升沿時間=下降沿時間，由它們與最大工作頻率的關(guān)系式得到此時間值下降沿時間，由它們與最大工作頻率的關(guān)系式得到此時間值（2）考慮最壞情況下只有一個）考慮最壞情

6、況下只有一個NMOS管放電，忽略寄生電容。管放電，忽略寄生電容。（3）采用（）采用（4-19、20）計算上升、下降時間常數(shù)，由此時間常數(shù)的計算公式代入）計算上升、下降時間常數(shù)，由此時間常數(shù)的計算公式代入 合適的有效遷移率的值得到合適的有效遷移率的值得到PMOS的寬：的寬：28.56微米；而微米；而NMOS的寬：的寬：6.9微米微米9 . 3/1085. 8140oxcmF總結(jié)：在邏輯設(shè)計中并不是邏輯門數(shù)越少，性能越好，要考慮個邏輯門的性能。 扇入太大，性能不好。由真值表出發(fā)由真值表出發(fā)輸出為零意味著一個輸出為零意味著一個NMOS鏈導(dǎo)通接地；鏈導(dǎo)通接地；輸出為輸出為1意味著一組意味著一組PMOS

7、從電源得到電流從電源得到電流邏輯電路邏輯電路類類NMOS電路電路 （有比電路）（有比電路）VDDVSSPDNIn1In2In3FRLLoadVDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDNResistiveDepletionLoadPMOSLoad(a) resistive load(b) depletion load NMOS(c) pseudo-NMOSVT M2EnableVDDAdaptive Load自適應(yīng)負(fù)載的類自適應(yīng)負(fù)載的類NMOS電路電路等待時大等待時大pMOS M1不通，省功耗不通，省功耗工作時大工作時大pMOS M1導(dǎo)通，提速度導(dǎo)通，提速度

8、2021-12-9差分差分CMOS邏輯電路邏輯電路Differential Cascode Voltage Switch Logic (DCVSL)VDDVSSPDN1OutVDDVSSPDN2OutAABBM1M2PDN1和和PDN2是實現(xiàn)是實現(xiàn)互補的邏輯，它們交互補的邏輯，它們交替工作，實現(xiàn)所需的替工作，實現(xiàn)所需的邏輯功能及其反相值。邏輯功能及其反相值。沒有靜態(tài)直流功沒有靜態(tài)直流功耗耗VD DVSSPDNIn1In2In3FRLLoadResistiveN transistors + Load VO H = VD D VO L = RPNRPN + RL Assym etrical res

9、ponse Static power consum ption tpL= 0.69 RLCL等效負(fù)載電等效負(fù)載電阻阻上升、下降時間非對稱上升、下降時間非對稱存在靜態(tài)功耗存在靜態(tài)功耗設(shè)計時的注意點：設(shè)計時的注意點：類類NMOS電路電路1. 為了減少靜態(tài)功耗，流過負(fù)載管的電流為了減少靜態(tài)功耗，流過負(fù)載管的電流IL應(yīng)當(dāng)?shù)蛻?yīng)當(dāng)?shù)?. 為了得到合理的為了得到合理的NML，VOLILRPDN應(yīng)當(dāng)?shù)蛻?yīng)當(dāng)?shù)?. 為了減小為了減小 IL應(yīng)當(dāng)高應(yīng)當(dāng)高4. 為了減小為了減小 RPDN應(yīng)當(dāng)?shù)蛻?yīng)當(dāng)?shù)?LDDpLHLC VtI0.69pHLPDNLtRC驅(qū)動管和負(fù)載驅(qū)動管和負(fù)載管的比例要求管的比例要求1、2、3有矛盾，即越快的門意味著越大的靜態(tài)功耗有矛盾，即越快的門意味著越大的靜態(tài)功耗和越小的噪聲