基于CPLD的多路數(shù)據(jù)采集器設(shè)計(jì)

1、.基于CPLD的多路數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)1 緒論1.1 設(shè)計(jì)背景及意義數(shù)據(jù)采集，是指從傳感器和其它待測(cè)設(shè)備中獲取對(duì)象信息的過(guò)程。數(shù)據(jù)采集系統(tǒng)(Data Acquisition System，簡(jiǎn)稱(chēng)DAS)是結(jié)合基于計(jì)算機(jī)的測(cè)量軟硬件產(chǎn)品來(lái)實(shí)現(xiàn)靈活的、用戶自定義的測(cè)量系統(tǒng)。隨著科技技術(shù)的不斷進(jìn)步，人們對(duì)數(shù)據(jù)采集的各項(xiàng)技術(shù)指標(biāo)如采樣頻率、分辨率、輸入范圍等也提出了更高的要求。一方面要求數(shù)據(jù)采集系統(tǒng)有低功耗，微型化的特點(diǎn)，一方面又要求其能夠?qū)崟r(shí)反映現(xiàn)場(chǎng)信號(hào)的數(shù)據(jù)變化。但單片機(jī)處理數(shù)據(jù)能力比較低，已經(jīng)無(wú)法達(dá)到這些要求。于是基于 DSP、FPGA等高端微處理器的數(shù)據(jù)采集系統(tǒng)開(kāi)始發(fā)展，而隨著半導(dǎo)體技術(shù)的飛速發(fā)展

2、，現(xiàn)在的數(shù)據(jù)采集系統(tǒng)很容易就能實(shí)現(xiàn)低成本、低功耗、高可靠性的特點(diǎn)，各種高性能的數(shù)據(jù)采集卡不斷問(wèn)世，數(shù)據(jù)采集系統(tǒng)的應(yīng)用越來(lái)越廣泛，高速數(shù)據(jù)采集系統(tǒng)也日趨成熟。由此可以看出數(shù)據(jù)采集系統(tǒng)的發(fā)展前景是相當(dāng)廣闊的。 數(shù)據(jù)采集的重要性是十分顯著的，它是計(jì)算機(jī)與外部物理世界連接的橋梁?？刂葡到y(tǒng)的性能很大程度上取決于其數(shù)據(jù)采集系統(tǒng)的性能。隨著科學(xué)技術(shù)的快速發(fā)展，當(dāng)今的一些控制系統(tǒng)經(jīng)常要求能夠?qū)π盘?hào)進(jìn)行實(shí)時(shí)處理（如諧波分析，數(shù)字圖像處理等）。然而要實(shí)現(xiàn)對(duì)信號(hào)的實(shí)時(shí)處理，這就要求最底層的數(shù)據(jù)采集系統(tǒng)必須具有更高的采集速率，更高的精度，能夠提供更豐富的原始數(shù)據(jù)信息。高精度，高速度的數(shù)據(jù)采集系統(tǒng)已經(jīng)成為數(shù)據(jù)采集的主要

3、發(fā)展方向。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)一般以單片機(jī)作為核心設(shè)計(jì)電路，可是單片機(jī)的速度相對(duì)較慢，在一些要求較高的實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)中，采樣頻率可達(dá)到上百兆，這樣的頻率對(duì)于單片機(jī)來(lái)說(shuō)是無(wú)能為力的。于是隨著科技技術(shù)的進(jìn)一步發(fā)展，就出現(xiàn)了目前流行的高速數(shù)據(jù)采集系統(tǒng)。要提高數(shù)據(jù)采集系統(tǒng)的采樣速率有兩種方法，一種是提高 AD 轉(zhuǎn)換器的轉(zhuǎn)換速率，即采用高速 AD 轉(zhuǎn)換器，另一種是改進(jìn)數(shù)據(jù)傳送方式。傳統(tǒng)的串口(如RS232)，其傳輸速率為幾十kb/s 到100kb/s，而系統(tǒng)所要求的數(shù)據(jù)傳輸速率很高，而且還要實(shí)現(xiàn)數(shù)據(jù)的采集與傳輸同步進(jìn)行，串口的速率遠(yuǎn)遠(yuǎn)達(dá)不到實(shí)時(shí)要求。 綜合以上兩種方式和數(shù)據(jù)采集系統(tǒng)的發(fā)展?fàn)顩r，本文提出了

4、一種適合數(shù)據(jù)采集系統(tǒng)發(fā)展趨勢(shì)的設(shè)計(jì)方案。一種基于高速邏輯器件 CPLD 控制的高速 AD 轉(zhuǎn)換采集系統(tǒng)。這種采集系統(tǒng)可以大幅改進(jìn)傳統(tǒng)數(shù)據(jù)采集系統(tǒng)的缺陷，提高數(shù)據(jù)采集的速度和精度。另外此種采集系統(tǒng)用模塊化設(shè)計(jì)思想，不僅可以硬件實(shí)現(xiàn)數(shù)據(jù)采集，還可以增添更多的拓展功能。而且其軟件構(gòu)成較為簡(jiǎn)單，成本相對(duì)較低。可見(jiàn)此種系統(tǒng)的研制是很有價(jià)值的。1.2 硬件描述語(yǔ)言 硬件描述語(yǔ)言是實(shí)現(xiàn) EDA 的編程語(yǔ)言，目前，使用最廣泛的硬件描述語(yǔ)言是 VHDL和 VerilogHDL。 1）VHDL VHDL 是由美國(guó)國(guó)防部于 20 世紀(jì) 80 年代提出的一種標(biāo)準(zhǔn)，其核心思想是用文字和語(yǔ)言的方式記錄下完整的電路設(shè)計(jì)，當(dāng)

5、看到這種語(yǔ)言時(shí)，就能看到該語(yǔ)言對(duì)應(yīng)的電路設(shè)計(jì)。很快的，VHDL 被 IEEE 所承認(rèn)，成為了工業(yè)界的標(biāo)準(zhǔn)。隨著時(shí)間的推移，VHDL 的標(biāo)準(zhǔn)也得到不斷的修正和更新。 與其它硬件描述語(yǔ)言相比，VHDL 具有良好的可讀性、可移植性，對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，擁有更強(qiáng)的行為描述能力，支持層次化設(shè)計(jì)，具有多層次描述系統(tǒng)硬件功能的能力，具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。VHDL 擁有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能檢查設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行時(shí)序和功能仿真?？梢岳肊DA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)將

6、VHDL 轉(zhuǎn)化為門(mén)級(jí)網(wǎng)表。 2）Verilog HDL Verilog HDL 是在 C 語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的，語(yǔ)法和 C 語(yǔ)言極為相似。該硬件描述語(yǔ)言由 GDA（Gateway Design Automation）公司所創(chuàng)造，但并沒(méi)公開(kāi)分表，后來(lái)，Cadence公司于 1989 年收購(gòu)了 GDA 公司，Verilog HDL 理所當(dāng)然的成為了 Cadence 公司的專(zhuān)利。后來(lái)，Verilog HDL 被 IEEE 收錄和標(biāo)準(zhǔn)化，即 IEEE1364-1995，越來(lái)越多公司和設(shè)計(jì)人員開(kāi)始使用 Verilog HDL。 Verilog HDL 簡(jiǎn)單易學(xué)，特別對(duì)于學(xué)過(guò) C 語(yǔ)言或有 C 語(yǔ)言開(kāi)發(fā)

7、經(jīng)驗(yàn)的人，一般只需花很短時(shí)間就能學(xué)習(xí)和熟悉它，不過(guò)要想熟練運(yùn)用它，則需要經(jīng)常編寫(xiě)代碼和做實(shí)驗(yàn)，最好能做幾個(gè)實(shí)際的項(xiàng)目，通過(guò)實(shí)際項(xiàng)目開(kāi)發(fā)，可以讓 FPGA 開(kāi)發(fā)人員進(jìn)一步了解和精通Verilog HDL。 觀察一下兩者的結(jié)構(gòu)，我們可以發(fā)現(xiàn) Verilog HDL 語(yǔ)言的系統(tǒng)抽象能力稍遜于 VHDL，而對(duì)門(mén)級(jí)開(kāi)關(guān)電路的描述能力則優(yōu)于 VHDL。VHDL 的書(shū)寫(xiě)的規(guī)則比 Verilog HDL 煩瑣一些，換句話說(shuō)，VHDL 格式很固定，語(yǔ)法更嚴(yán)謹(jǐn)，對(duì)于 Verilog HDL，其語(yǔ)法的自由度較高。本設(shè)計(jì)中采用 VHDL 對(duì) CPLD 進(jìn)行邏輯實(shí)現(xiàn)。1.3 開(kāi)發(fā)軟件 Quartus II介紹Quart

8、us II 是 Altera 公司的綜合性 PLD 開(kāi)發(fā)軟件，提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要。此外，QuartusII 也是最近比較熱門(mén)的 SOPC（可編程片上系統(tǒng)）的專(zhuān)用開(kāi)發(fā)軟件。Quartus II 可以看成是 Max+plusII 升級(jí)版，在原軟件的基礎(chǔ)增加了一些新的功能，提供了對(duì)新器件和新技術(shù)的支持，比如更多第三方軟件的支持，使用戶可以在設(shè)計(jì)過(guò)程中任何階段使用第三方 EDA 工具，為設(shè)計(jì)者提供了功能強(qiáng)大、更人性化的設(shè)計(jì)平臺(tái)。Quartus II 提供了很多方便的設(shè)計(jì)方式，如原理圖、VHDL 及 Verilog HDL 等硬件描述語(yǔ)言的輸入形式，使設(shè)計(jì)者能夠輕松和全

9、面的介入設(shè)計(jì)的每一個(gè)環(huán)節(jié)。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，用戶可以方便的調(diào)用庫(kù)已有的模塊再加以配置，如加法器、乘法器和配置內(nèi)部晶振等，從而簡(jiǎn)單了設(shè)計(jì)過(guò)程，縮短了開(kāi)發(fā)時(shí)間。Quartus II 自帶仿真工具，并且建立仿真文件十分方便，仿真文件和其它設(shè)計(jì)文件在一個(gè)工程下，調(diào)用便捷，Quartus II 也支持第三方仿真工具，如Modelsim 等。 可以按照個(gè)人喜好調(diào)節(jié) Quartus II 布局、菜單、命令和圖標(biāo)。對(duì)于習(xí)慣了 Max+plus II的用戶，Quartus II 提供了很人性化的設(shè)制，用戶可能通過(guò)自定

10、義，將 Quartus II 的界面設(shè)置為和 Max+plus II 相似的外觀和操作習(xí)慣（如圖1-1所示），省去了用來(lái)習(xí)慣新界面的時(shí)間。 圖 1-1 Customize 對(duì)話框 Quartus II 的設(shè)計(jì)流程如圖。由于其強(qiáng)大的設(shè)計(jì)能力和眾多優(yōu)秀第三方軟件的支持，越來(lái)越多 EDA 設(shè)計(jì)者使用 Quartus II 進(jìn)行 EDA 開(kāi)發(fā)。 2 基于CPLD的可編程多路數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)隨著數(shù)字化、信息化時(shí)代的到來(lái)，人們對(duì)處理速度和精度有了更高的要求，近年來(lái)，F(xiàn)PGA/CPLD市場(chǎng)發(fā)展迅速，其器件的容量和速度更是不斷增強(qiáng)，廣泛應(yīng)用于通信系統(tǒng)、自動(dòng)控制、信息處理等諸多領(lǐng)域。本章根據(jù)工程需求和FPGA/

11、CPLD開(kāi)發(fā)的基本方法，給出了多路數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)的總體方案和設(shè)計(jì)指標(biāo)要求。2.1 系統(tǒng)設(shè)計(jì)指標(biāo)根據(jù)實(shí)際工程需求，所要實(shí)現(xiàn)的主要技術(shù)指標(biāo)有：（1）通道數(shù)：8通道同步采集（1，2，4，8通道可編程）（2）分辨率：8bit；（3）信號(hào)輸入范圍：0+5V；2.2 系統(tǒng)設(shè)計(jì)方案數(shù)據(jù)采集系統(tǒng)主要包括數(shù)據(jù)輸入單元、數(shù)據(jù)處理及監(jiān)控、數(shù)據(jù)輸出單元、控制按鍵和數(shù)碼管顯示。數(shù)據(jù)輸入單元的設(shè)計(jì)主要是通過(guò)ADC0809的常規(guī)應(yīng)用來(lái)實(shí)現(xiàn)的。ADC0809的工作時(shí)序由控制器CPLD提供。數(shù)據(jù)處理及監(jiān)控單元主要是通過(guò)軟件來(lái)實(shí)現(xiàn)，主要包括循環(huán)檢測(cè)與監(jiān)控模塊和數(shù)據(jù)處理模塊。數(shù)據(jù)處理及監(jiān)控模塊主要實(shí)現(xiàn)對(duì)輸入電壓值進(jìn)行循環(huán)檢測(cè)，將

12、檢測(cè)值與設(shè)定值進(jìn)行比較。當(dāng)檢測(cè)到超出設(shè)定電壓值時(shí)，產(chǎn)生報(bào)警信號(hào)，并通過(guò)數(shù)碼管顯示出當(dāng)前通道數(shù)；數(shù)據(jù)處理模塊對(duì)信號(hào)主要有三種處理方式：將信號(hào)放大2倍、縮小到1/2和保持不變。數(shù)據(jù)輸出單元主要功能是將處理后的數(shù)字信號(hào)經(jīng)過(guò)DAC0832再轉(zhuǎn)換為模擬量輸出。圖2-1 系統(tǒng)整體框圖2.3 數(shù)據(jù)采集模塊設(shè)計(jì)數(shù)據(jù)輸入模塊主要是通過(guò)AD轉(zhuǎn)化器來(lái)實(shí)現(xiàn)的。AD 轉(zhuǎn)換就是模數(shù)轉(zhuǎn)換，顧名思義，就是把模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)。AD 進(jìn)行數(shù)據(jù)采集有兩個(gè)主要過(guò)程：采樣和量化。采樣是指每隔 T 秒所記錄的 x（t）的幅值。設(shè)x（t）是模擬信號(hào)，將采集到的幅值用 x（kt）表示，其中 k 表示數(shù)據(jù)序列中的采樣位置，k=0,1,N

13、-1，（N 是數(shù)據(jù)序列總的采樣數(shù)）。T 稱(chēng)為采樣間隔，采樣頻率為 1/T（Hz）。 AD 采樣時(shí)必須滿足采樣定理。香農(nóng)采樣定理給出了低通型帶限信號(hào)的最低采樣頻率，即采樣頻率fs必須大于被測(cè)信號(hào)最高頻率的兩倍，即fs2fmax。fs/2稱(chēng)為納奎斯特頻率（Nyquist frequency）。采樣定理的出發(fā)點(diǎn)是從采樣數(shù)據(jù)中能夠完全恢復(fù)原始信號(hào),可是在實(shí)際運(yùn)用中，將連續(xù)的模擬信號(hào)轉(zhuǎn)換成離散的數(shù)字信號(hào)勢(shì)必會(huì)造成一定的失真和誤差。特別是當(dāng)信號(hào)中包含頻率高于奈奎斯特頻率的成分，信號(hào)將在直流和恩奎斯特頻率之間畸變，使得采集的信號(hào)失真。為了避免這種現(xiàn)象的發(fā)生，采樣頻率一般取信號(hào)最高頻率的3-5倍，有時(shí)為了較好

14、地還原波形，甚至?xí)⌒盘?hào)最高頻率的10倍。 數(shù)據(jù)輸入模塊主要是通過(guò)ADC0809的常規(guī)應(yīng)用來(lái)實(shí)現(xiàn)的。ADC0809的工作時(shí)序由控制器CPLD提供。ADC0809是一種比較典型的8位8通道逐次逼近型A/D轉(zhuǎn)換器，可實(shí)現(xiàn)8路模擬信號(hào)的分時(shí)采集，片內(nèi)有8路模擬選通開(kāi)關(guān)，以及相應(yīng)的通道地址鎖存用于譯碼電路，其轉(zhuǎn)換時(shí)間為100us左右，采用雙排28引腳封裝。ADC0809的工作過(guò)程是：首先輸入3位地址，并使ALE=1，將地址存入地址鎖存器中。此地址經(jīng)譯碼選通8路模擬輸入之一到比較器。START上升沿將逐次逼近寄存器復(fù)位。下降沿啟動(dòng)A/D轉(zhuǎn)換，之后EOC輸出信號(hào)變低，指示轉(zhuǎn)換正在進(jìn)行。直到A/D轉(zhuǎn)換完成，

15、EOC變?yōu)楦唠娖?，指示A/D轉(zhuǎn)換結(jié)束，結(jié)果數(shù)據(jù)已存入鎖存器，這個(gè)信號(hào)可用作中斷申請(qǐng)。當(dāng)OE輸入高電平 時(shí)，輸出三態(tài)門(mén)打開(kāi)，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線上。ADC0809工作時(shí)序圖如圖2-2所示。圖2-2 ADC0809工作時(shí)序數(shù)據(jù)輸入單元的設(shè)計(jì)是采用模數(shù)轉(zhuǎn)換器ADC0809芯片來(lái)實(shí)現(xiàn)的，通過(guò)CPLD來(lái)提供ADC0809的工作時(shí)序，控制數(shù)據(jù)采樣過(guò)程將模擬輸入信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)，供CPLD進(jìn)行數(shù)據(jù)處理，其具體的電路原理圖如圖2-3所示。圖2-3 ADC0809接線圖該模塊通過(guò)CPLD來(lái)提供ADC0809的工作時(shí)序，對(duì)于CPLD而言，ADC0809芯片的CLOCK、START、OE等的輸

16、入信號(hào)為CPLD的AD驅(qū)動(dòng)模塊的輸出信號(hào)提供。用可編程邏輯器件實(shí)現(xiàn)對(duì)ADC0809的控制，由于采用查詢(xún)信號(hào)EOC的方式，所以可達(dá)到ADC0809的最高轉(zhuǎn)換速度。主要包括分頻模塊和ADC控制模塊?？驁D如圖2-4所示：圖中OE為輸出允許信號(hào)，高電平允許轉(zhuǎn)換結(jié)果輸出；EOC為轉(zhuǎn)換結(jié)束信號(hào)，為0代表正在轉(zhuǎn)換，1代表轉(zhuǎn)換結(jié)束；DIN7.0為八路模擬量輸入通道；DOUT7.0為轉(zhuǎn)換后的八路數(shù)字信號(hào)輸出通道。其中ADC0809的CLOCK信號(hào)是由外部輸入的。此信號(hào)的輸入沒(méi)有固定的要求，只要足夠高就可以了。ADC0809的START信號(hào)也是由外部接入的，但是此信號(hào)的頻率不宜過(guò)高，要小于1KHz。將ADC080

17、9的輸出作為CPLD的輸入。 圖2-4 數(shù)據(jù)采集功能模塊框圖其中，CLK為系統(tǒng)時(shí)鐘輸入端口；EOC為轉(zhuǎn)換結(jié)束標(biāo)志信號(hào)輸入端口；DIN7.0為信號(hào)輸入端口；CLOCK為分頻模塊始終輸出端口；START為輸出控制信號(hào)端口，為AD芯片START管腳提供輸入信號(hào)；OE為輸出控制信號(hào)端口，為AD芯片OE管腳提供輸入信號(hào)；ALE為輸出控制信號(hào)端口，為AD芯片ALE管腳提供輸入信號(hào)；DOUT7.0為信號(hào)輸出端口。2.4 數(shù)據(jù)處理及監(jiān)控模塊模塊設(shè)計(jì)中，選擇工作模式是由按鍵K1來(lái)完成的。當(dāng)K1為0時(shí)，器件工作于循環(huán)檢測(cè)報(bào)警模式；當(dāng)K1為1時(shí)，器件工作于數(shù)據(jù)采集及處理模式。當(dāng)器件工作于數(shù)據(jù)采集及處理模式

18、時(shí)，F(xiàn)UN是用來(lái)選擇工作方式的，F(xiàn)UN為00時(shí)，器件工作于放大2 倍的方式；FUN為01時(shí)，器件工作于縮小1/2的方式；FUN為10和11時(shí)，則對(duì)所采集進(jìn)來(lái)的數(shù)據(jù)不加處理就輸出。在采集數(shù)據(jù)的時(shí)候可以選擇所采數(shù)據(jù)是ADC0809的八路中的任何一路，這是由控制鍵K3來(lái)完成的。K3是一個(gè)三維矢量，由它來(lái)完成通道的選擇。數(shù)據(jù)處理及監(jiān)控模塊框圖如圖2-5所示，其中Q7.0接DAC0832的數(shù)據(jù)端，sel2.0接ADC0809的通道選擇，seg6.0接數(shù)碼管。圖2-5數(shù)據(jù)處理與監(jiān)控單元總體框圖其中，CLK為系統(tǒng)時(shí)鐘輸入端口；K37.0為數(shù)據(jù)采集通道選擇輸入端口；FUN1.0為工作方式選擇輸入端口

19、；D7.0為數(shù)據(jù)輸入端口；sel2.0為輸出端口，為AD芯片提供通道選擇輸入信號(hào)；seg6.0為輸出端口，為數(shù)碼管提供數(shù)據(jù)輸入；Q7.0為數(shù)據(jù)輸出端口，為DA芯片提供數(shù)據(jù)輸入；ALM為報(bào)警輸出信號(hào)端口。2.5 數(shù)據(jù)輸出模塊 此模塊設(shè)計(jì)所使用的芯片是DAC0832。此器件的工作原理如下：DAC0832由8位輸入鎖存器，8位DAC寄存器，8位D/A轉(zhuǎn)換電路組成。根據(jù)對(duì)DAC0832的數(shù)據(jù)鎖存器和DAC寄存器的不同的控制方式，DAC0832有三種工作方式：直通方式、單緩沖方式和雙緩沖方式。本設(shè)計(jì)采用直通方式連接。DAC0832以電流形式輸出，需要轉(zhuǎn)換為電壓輸出，則通過(guò)外接運(yùn)算放大器將電流信

20、號(hào)轉(zhuǎn)化為電壓信號(hào)。電路圖如圖2-6所示。 圖2-6 DAC0832電路圖3 系統(tǒng)軟件設(shè)計(jì)數(shù)據(jù)采集系統(tǒng)上電后，系統(tǒng)進(jìn)行初始化，然后進(jìn)入按鍵循環(huán)檢測(cè)，當(dāng)有選擇按鍵按下時(shí)，系統(tǒng)開(kāi)始控制ADC0809芯片進(jìn)行數(shù)據(jù)采集，將模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)，并進(jìn)行數(shù)據(jù)處理，判斷采集到信號(hào)范圍并選擇相應(yīng)的處理方式進(jìn)行處理，最后將處理后的數(shù)據(jù)經(jīng)DAC0832芯片輸出，同時(shí)將輸出數(shù)據(jù)送至數(shù)碼管進(jìn)行顯示。系統(tǒng)主程序流程圖如圖3-1。圖3-1 系統(tǒng)程序流程圖4 實(shí)驗(yàn)驗(yàn)證4.1 時(shí)序仿真圖4-1為ADC0809的數(shù)據(jù)采集模塊的Modelsim時(shí)序仿真波形圖，模塊實(shí)現(xiàn)的功能是為ADC0809提供工作時(shí)序。首先ALE輸出高電平將地

21、址信號(hào)鎖存，隨后啟動(dòng)信號(hào)START輸出高電平，開(kāi)始進(jìn)行模數(shù)轉(zhuǎn)換，在START信號(hào)啟動(dòng)后的8個(gè)時(shí)鐘周期后，數(shù)據(jù)轉(zhuǎn)換完成，EOC變?yōu)楦唠娖?，則說(shuō)明轉(zhuǎn)換已結(jié)束。此時(shí)送出OE信號(hào)，讀取數(shù)據(jù)，完成一個(gè)轉(zhuǎn)換周期。從仿真結(jié)果可以看出，時(shí)序滿足ADC0809的工作時(shí)序。（注：ALE：地址鎖存允許信號(hào)；START：轉(zhuǎn)換啟動(dòng)信號(hào)；OE：輸出允許信號(hào)，高電平允許轉(zhuǎn)換結(jié)果輸出；CLK：系統(tǒng)時(shí)鐘信號(hào)；EOC：轉(zhuǎn)換結(jié)束信號(hào)，為0代表正在轉(zhuǎn)換，1代表轉(zhuǎn)換結(jié)束）圖4-1 ADC0809控制模塊波形仿真圖圖4-2為數(shù)據(jù)處理及監(jiān)控模塊的Modelsim時(shí)序仿真波形圖，此模塊實(shí)現(xiàn)的是數(shù)據(jù)采集通道的選擇、數(shù)據(jù)監(jiān)控報(bào)警功能。如圖中所示

22、，k=0時(shí)，器件處于循環(huán)檢測(cè)及監(jiān)控工作方式，d為控制信號(hào)輸入端，設(shè)置為自動(dòng)加一，初始值為1，Sel為通道數(shù)，數(shù)值從0到7。當(dāng)d<128時(shí)，alm=0，器件處于正常循環(huán)檢測(cè)工作狀態(tài)。當(dāng)d>128時(shí)，alm=1，產(chǎn)生報(bào)警信號(hào)，sel鎖定為當(dāng)前通道數(shù)。圖4-2 循環(huán)控制及監(jiān)控模塊波形仿真圖圖4-3為數(shù)據(jù)處理及監(jiān)控模塊的Modelsim時(shí)序仿真波形圖，實(shí)現(xiàn)的是數(shù)據(jù)處理方式的選擇。如圖中所示，fun=2時(shí)器件工作于方式2，即將采集進(jìn)來(lái)的數(shù)據(jù)不加處理就輸出。D為外部輸入信號(hào)，設(shè)置為自動(dòng)加一，初始值為0，q為輸出信號(hào)值。因?yàn)锳DC0809芯片本身具有將信號(hào)放大2倍的作用，所以此時(shí)要保持輸出信號(hào)不

23、變，實(shí)際上需將信號(hào)縮小1/2。圖4-3數(shù)據(jù)處理模塊波形仿真圖4.2 系統(tǒng)性能驗(yàn)證本系統(tǒng)采用了由ALTERA推出的 MAXII器件系列 EPM570，MAX II器件系列基于突破性的新型CPLD架構(gòu)，將成本和功耗優(yōu)勢(shì)引入了高密度領(lǐng)域，使設(shè)計(jì)者可以采用MAX II器件替代高成本或高功耗的ASSP和標(biāo)準(zhǔn)邏輯器件，大幅降低了CPLD的成本。 本系統(tǒng)選用核心電壓3.3 V、144引腳的EPM570T144C5作為實(shí)現(xiàn)控制電路的主控芯片。EPM570T144C5內(nèi)部有57個(gè)邏輯單元(Logic Element)，采用 PQFP-144封裝，共116個(gè)通用I/O，引腳延時(shí)為8.8ns?？赏ㄟ^(guò)JTAG接口實(shí)現(xiàn)

24、在線編程。JTAG下載器和開(kāi)發(fā)板如圖4-4所示。圖4-4 JTAG下載器和開(kāi)發(fā)板圖為了檢驗(yàn)ADC以及CPLD部分是否正常工作, 在任一通道上輸入峰峰值Vpp=5V、頻率f=200Hz的正弦模擬信號(hào)，如圖4-5所示， 經(jīng)AD采樣后送入CPLD , 在CPLD中對(duì)該信號(hào)不作任何處理即送給DA部分進(jìn)行數(shù)模轉(zhuǎn)換, 從DA部分的翰出信號(hào)可以看出, 利用采集、處理后所得的數(shù)據(jù)繪制的曲線基本上可以不失真地再現(xiàn)輸人信號(hào)，如圖4-6所示。圖4-5 輸入的正弦模擬信號(hào)圖4-6 數(shù)據(jù)采集系統(tǒng)的輸出信號(hào)由實(shí)驗(yàn)結(jié)果可以表明，本文中設(shè)計(jì)的基于CPLD的多路數(shù)據(jù)采集系統(tǒng)基本滿足設(shè)計(jì)指標(biāo)要求。附錄：程序代碼數(shù)據(jù)選擇模塊：&#

25、160;LIBRARY IEEE;Use ieee.std_logic_1164.all;ENTITY dataselect isPORT(s0,s1,s2,s3,ena:in std_logic; a:in std_logic_vector(15 downto 0); y:out std_logic);END dataselect;Architecture one of dataselect isSignal s:std_logic_vector(3 downto 0);BEGINS<=s0&s1&s2&s3;PROCESS(s0,s1,s2,s3,ena)BE

26、GIN IF ena=1THEN y<=0;else CASE s isWHEN “0000”=>y<=a(0); WHEN “0001”=>y<=a(1); WHEN “0010”=>y<=a(2); WHEN “0011”=>y<=a(3); WHEN “0100”=>y<=a(4); WHEN “0101”=>y<=a(5); WHEN “0110”=>y<=a(6); WHEN “0111”=>y<=a(7); WHEN “1000”=>y<=a(8); WHEN “100

27、1”=>y<=a(9); WHEN “1010”=>y<=a(10); WHEN “1011”=>y<=a(11); WHEN “1100”=>y<=a(12); WHEN “1101”=>y<=a(13); WHEN “1110”=>y<=a(14); WHEN “1111”=>y<=a(15); END CASE;END IF;END PROCESS;END one;數(shù)據(jù)比較選擇模塊：LIBRARY IEEE;Use ieee.std_logic_1164.all;  

28、0;ENTITY compselect is PORT(a:in std_logic_vector(7 downto 0);  b:in std_logic_vector(7 downto 0);           f:out std_logic_vector(7 downto 0);   END comp

29、select; Architecture two of compselect isBEGINPROCESS(a,b,clock)         BEGIN          IF (clock'event and clock='1') THEN    &

30、#160;       IF (a>b) THEN f<=a;            END IF;          END IF;      END PROCESS;

31、0;  END two;二選一模塊： LIBRARY IEEE;Use ieee.std_logic_1164.all; ENTITY select1 is PORT(a,b:in std_logic_vector(2 downto 0); s:in std_logic; q:out std_logic_vector(2 downto 0); END select1;  Arc

32、hitecture s_arc of select1 is BEGIN PROCESS(s,a,b) BEGIN                                   

33、0;       IF s=0 THEN q<=a; ELSE q<=b; END IF； END PROCESS;END s_arc;輸出模塊：LIBRARY IEEE;Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; ENTITY deal is    

34、60;                          PORT(d:in std_logic_vector(7 downto 0); clock,k1:in std_logic;          Fun