(有代碼)基于libero的數(shù)字邏輯設計仿真及驗證實驗(4-8)

1、 計算機_學院_專業(yè)_班_組學號_姓名_協(xié)作者_ 教師評定_實驗題目_基于Libero的數(shù)字邏輯設計仿真及驗證實驗_1、 熟悉EDA工具的使用；仿真基本門電路。2、 仿真組合邏輯電路。3、 仿真時序邏輯電路。4、 基本門電路、組合電路和時序電路的程序燒錄及驗證。5、 數(shù)字邏輯綜合設計仿真及驗證。實驗報告1、基本門電路一、實驗目的1、了解基于Verilog的基本門電路的設計及其驗證。2、熟悉利用EDA工具進行設計及仿真的流程。3、學習針對實際門電路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86進行VerilogHDL設計的方法。二、實驗環(huán)境Libero仿真

2、軟件。三、實驗內(nèi)容1、掌握Libero軟件的使用方法。2、進行針對74系列基本門電路的設計，并完成相應的仿真實驗。3、參考教材中相應章節(jié)的設計代碼、測試平臺代碼（可自行編程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相應的設計、綜合及仿真。4、提交針對74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任選一個）的綜合結(jié)果，以及相應的仿真結(jié)果。四、實驗結(jié)果和數(shù)據(jù)處理1、所有模塊及測試平臺代碼清單/74HC00代碼-與非/ HC00.vmodule HC00(A,B,Y);input 4:1A,B;output 4:1

3、Y;assign Y=(A&B);endmodule/74HC00測試平臺代碼/ test.vtimescale 1ns/1nsmodule test1();reg 4:1a,b;wire 4:1y;HC00 u1(a,b,y);initialbegina=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmod

4、ule/74HC02代碼-或非/ HC02.vmodule HC02(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=(A|B);endmodule/74HC02測試平臺代碼/ test.vtimescale 1ns/1nsmodule test2();reg 4:1a,b;wire 4:1y;HC02 u2(a,b,y);initialbegina=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001

5、;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule/74HC04代碼-非/ HC04.vmodule HC04(A,Y);input 6:1A;output 6:1Y;assign Y=A;endmodule/74HC04測試平臺代碼/ test.vtimescale 1ns/1nsmodule test3();reg 6:1a;wire 6:1y;HC04 u3(a,y);initialbegina=4'b000001;#10 a=a<<1;#10 a=a<<1;#10 a=a<

6、;<1;#10 a=a<<1;#10 a=a<<1;endendmodule/74HC08代碼-與/ HC08.vmodule HC08(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=A&B;endmodule/74HC08測試平臺代碼/ test.vtimescale 1ns/1nsmodule test4();reg 4:1a,b;wire 4:1y;HC08 u4(a,b,y);initialbegina=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<

7、<1;#10 b=b<<1;a=4'b1111; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule/74HC32代碼-或/ HC32.vmodule HC32(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=A|B;endmodule/74HC32測試平臺代碼/ test.vtimescale 1ns/1nsmodule test5();reg 4:1a,b;wire 4:1y;HC32 u5(a,b,y);initialbegi

8、na=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule/74HC86代碼-異或/ HC86.vmodule HC86(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=AB;endmodule/74HC86測試平臺代碼/ test.vtimescale 1ns/1nsmodu

9、le test6();reg 4:1a,b;wire 4:1y;HC86 u6(a,b,y);initialbegina=4'b0000; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;a=4'b1111; b=4'b0001;#10 b=b<<1;#10 b=b<<1;#10 b=b<<1;endendmodule2、 第一次仿真結(jié)果（任選一個門，請注明，插入截圖，下同）。（將波形窗口背景設為白色，調(diào)整窗口至合適大小，使波形能完整顯示，對窗口截圖。后

10、面實驗中的仿真使用相同方法處理）異或門：3、 綜合結(jié)果。（將相關窗口調(diào)至合適大小，使RTL圖能完整顯示，對窗口截圖，后面實驗中的綜合使用相同方法處理）4、第二次仿真結(jié)果（綜合后）。回答輸出信號是否有延遲，延遲時間約為多少？輸出信號有延遲，延遲時間為300ps。5、第三次仿真結(jié)果（布局布線后）?；卮疠敵鲂盘柺欠裼醒舆t，延遲時間約為多少？分析是否有出現(xiàn)競爭冒險。輸出信號有延遲，延遲時間是4200ps。沒有出現(xiàn)競爭冒險。2、組合邏輯電路一、實驗目的1、了解基于Verilog的組合邏輯電路的設計及其驗證。2、熟悉利用EDA工具進行設計及仿真的流程。3、學習針對實際組合邏輯電路芯片74HC148、74H

11、C138、74HC153、74HC85、74HC283、74HC4511進行VerilogHDL設計的方法。二、實驗環(huán)境Libero仿真軟件。三、實驗內(nèi)容1、掌握Libero軟件的使用方法。2、進行針對74系列基本組合邏輯電路的設計，并完成相應的仿真實驗。3、參考教材中相應章節(jié)的設計代碼、測試平臺代碼（可自行編程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相應的設計、綜合及仿真。4、74HC85測試平臺的測試數(shù)據(jù)要求：進行比較的A、B兩數(shù)，分別為本人學號的末兩位，如“89”，則A數(shù)為“1000”，B數(shù)為“1001”。若兩數(shù)相等，需考慮級

12、聯(lián)輸入（級聯(lián)輸入的各種取值情況均需包括）；若兩數(shù)不等，則需增加一對取值情況，驗證A、B相等時的比較結(jié)果。5、74HC4511設計成擴展型的，即能顯示數(shù)字09、字母af。6、提交針對74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任選一個）的綜合結(jié)果，以及相應的仿真結(jié)果。1、所有模塊及測試平臺代碼清單/74HC148代碼/HC148.vmodule HC148(DataIn,EO,Dataout);input 7:0 DataIn;output EO;output 2:0 Dataout;reg 2:0 Dataout;reg EO;integer

13、 I;always (DataIn)beginDataout=0;EO=1;for(I=0;I<8;I=I+1)beginif(DataInI)beginDataout=I;EO=0;endendendendmodule/74HC148測試平臺代碼/ test148.vtimescale 1ns/1nsmodule test148;reg 7:0 in;wire 2:0 out;wire EO;initialbeginin=00000001;repeat(9)#20 in=in<<1;endHC148 u148(in,EO,out);endmodule/74HC138代碼/H

14、C138.vmodule HC138(A,B,C,G1,G2AN,G2BN,Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0);input A,B,C;input G1,G2AN,G2BN;output Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0;wire Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0;reg 7:0 Eq;wire 7:0 EqN;wire 2:0DataIn;assign EqN=Eq;assign DataIn0=A;assign DataIn1=B;assign DataIn2=C;always (DataIn or G1 or G2AN or G2BN)begin

15、if(!G1)Eq=8'b11111111;else if(!(G2AN&G2BN)Eq=8'b11111111;else Eq=1'b1<<DataIn;endassign Y0=EqN0;assign Y1=EqN1;assign Y2=EqN2;assign Y3=EqN3;assign Y4=EqN4;assign Y5=EqN5;assign Y6=EqN6;assign Y7=EqN7;endmodule/74HC138測試平臺代碼/ test138.vtimescale 1ns/10psmodule test138;reg A,B,C;

16、reg G1,G2AN,G2BN;wire Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7;initialbeginA=0;repeat(20)#20 A=$random;endinitialbeginB=0;repeat(20)#20 A=$random;endinitialbeginC=0;repeat(20)#20 A=$random;endinitialbeginG1=0;#40 G1=1;endinitialbeginG2AN=0;#25 G2AN=1;endinitialbeginG2BN=0;#45 G2BN=1;endHC138 u138(.A (A),.B (B),.C (C

17、),.G1 (G1),.G2AN (G2AN),.G2BN (G2BN),.Y0 (Y0),.Y1 (Y1),.Y2 (Y2),.Y3 (Y3),.Y4 (Y4),.Y5 (Y5),.Y6 (Y6),.Y7 (Y7);endmodule/74HC153代碼/HC153.vmodule HC153(C0,C1,C2,C3,A,B,Y,G);input C0,C1,C2,C3,A,B,G;output Y;reg Y;always (C0 or C1 or C2 or C3 or A or B)beginif(G) Y=0;elsecase(A,B)0:Y=C0;1:Y=C1;2:Y=C2;3:Y

18、=C3;default:Y=1'bx;endcaseendendmodule/74HC153測試平臺代碼/ test153.vtimescale 1ns/1nsmodule test153;reg C0,C1,C2,C3;reg A,B,G;wire Y;initialbeginG=1;repeat(20)#20 G=0;endinitialbeginA=0;repeat(20)#20 A=$random;endinitialbeginB=0;repeat(20)#20 B=$random;endinitialbeginC0=0;repeat(20)#20 C0=$random;end

19、initialbeginC1=0;repeat(20)#20 C1=$random;endinitialbeginC2=0;repeat(20)#20 C2=$random;endinitialbeginC3=0;repeat(20)#20 C3=$random;endHC153 u153(.C0 (C0),.C1 (C1),.C2 (C2),.C3 (C3),.G (G),.A (A),.B (B),.Y (Y);endmodule/74HC85代碼/HC85.vmodule HC85(A3,A2,A1,A0,B3,B2,B1,B0,QAGB,QASB,QAEB,IAGB,IASB,IAEB

20、);input A3,A2,A1,A0,B3,B2,B1,B0,IAGB,IASB,IAEB;output QAGB,QASB,QAEB;reg QAGB,QASB,QAEB;wire 3:0DataA,DataB;assign DataA0=A0;assign DataA1=A1;assign DataA2=A2;assign DataA3=A3;assign DataB0=B0;assign DataB1=B1;assign DataB2=B2;assign DataB3=B3;always (DataA or DataB)beginif(DataA>DataB)beginQAGB=

21、1;QASB=0;QAEB=0;endelse if(DataA<DataB)beginQASB=1;QAGB=0;QAEB=0;endelse if(IAGB&!IASB&!IAEB)beginQAGB=1;QASB=0;QAEB=0;endelse if(!IAGB&IASB&!IAEB)beginQASB=1;QAGB=0;QAEB=0;endelse if(IAEB)beginQAEB=1;QASB=0;QAGB=0;endbeginif(DataA=DataB)if(IAGB&IASB&!IAEB)begin QAGB=0;QAS

22、B=0;QAEB=0;endif(!IAGB&!IASB&!IAEB)begin QAGB=1;QASB=1;QAEB=0;endendendendmodule/74HC85測試平臺代碼/ test85.vtimescale 1ns/1nsmodule test85;reg A3,A2,A1,A0,B3,B2,B1,B0;reg IAGB,IASB,IAEB;wire QAGB,QASB,QAEB;initialbeginA3=0;repeat(20)#20 A3=$random;endinitialbeginA2=0;repeat(20)#20 A2=$random;endi

23、nitialbeginA1=0;repeat(20)#20 A1=$random;endinitialbeginA0=0;repeat(20)#20 A0=$random;endinitialbeginB3=0;repeat(20)#20 B3=$random;endinitialbeginB2=0;repeat(20)#20 B2=$random;endinitialbeginB1=0;repeat(20)#20 B1=$random;endinitialbeginB0=0;repeat(20)#20 B0=$random;endinitialbeginIAGB=0;repeat(10)#4

24、0 IAGB=$random;endinitialbeginIASB=0;repeat(10)#40 IASB=$random;endinitialbeginIAEB=0;repeat(10)#40 IAEB=$random;endHC85 u85(.A3 (A3),.A2 (A2),.A1 (A1),.A0 (A0),.B3 (B3),.B2 (B2),.B1 (B1),.B0 (B0),.IAGB (IAGB),.IASB (IASB),.IAEB (IAEB),.QAGB (QAGB),.QASB (QASB),.QAEB (QAEB);Endmodule/74HC283代碼/HC283

25、.vmodule HC283(A3,A2,A1,A0,B3,B2,B1,B0,Sigma3,Sigma2,Sigma1,Sigma0,C0,C4);input A3,A2,A1,A0,B3,B2,B1,B0;input C0;output Sigma3,Sigma2,Sigma1,Sigma0;output C4;reg C4;reg3:0Sigma;wire3:0DataA,DataB;assign DataA0=A0;assign DataA1=A1;assign DataA2=A2;assign DataA3=A3;assign DataB0=B0;assign DataB1=B1;as

26、sign DataB2=B2;assign DataB3=B3;always (DataA or DataB or C0)beginC4,Sigma=DataA+DataB+C0;endassign Sigma0= Sigma0;assign Sigma1= Sigma1;assign Sigma2= Sigma2;assign Sigma3= Sigma3;endmodule/74HC283測試平臺代碼/ test283.vtimescale 1ns/10psmodule test283;reg A3,A2,A1,A0,B3,B2,B1,B0;reg C0;wire Sigma3,Sigma

27、2,Sigma1,Sigma0;wire C4;initialbeginA3=0;repeat(20)#20 A3=$random;endinitialbeginA2=0;repeat(20)#20 A2=$random;endinitialbeginA1=0;repeat(20)#20 A1=$random;endinitialbeginA0=0;repeat(20)#20 A0=$random;endinitialbeginB3=0;repeat(20)#20 B3=$random;endinitialbeginB2=0;repeat(20)#20 B2=$random;endinitia

28、lbeginB1=0;repeat(20)#20 B1=$random;endinitialbeginB0=0;repeat(20)#20 B0=$random;endinitialbeginC0=0;repeat(20)#20 C0=$random;endHC283 u283(.A3 (A3),.A2 (A2),.A1 (A1),.A0 (A0),.B3 (B3),.B2 (B2),.B1 (B1),.B0 (B0),.Sigma3 (Sigma3),.Sigma2 (Sigma2),.Sigma1 (Sigma1),.Sigma0 (Sigma0),.C0 (C0),.C4 (C4);En

29、dmodule/74HC4511代碼/HC4511.vmodule HC4511(A,Seg,LT_N,BI_N,LE);input LT_N,BI_N,LE;input3:0A;output7:0Seg;reg7:0SM_8S;assign Seg=SM_8S;always(A or LT_N or BI_N or LE)beginif(!LT_N)SM_8S=8'b11111111;else if(!BI_N)SM_8S=8'b00000000;else if(LE)SM_8S=SM_8S;elsecase(A)4'd0:SM_8S=8'b00111111;

30、4'd1:SM_8S=8'b00000110;4'd2:SM_8S=8'b01011011;4'd3:SM_8S=8'b01001111;4'd4:SM_8S=8'b01100110;4'd5:SM_8S=8'b01101101;4'd6:SM_8S=8'b01111101;4'd7:SM_8S=8'b00000111;4'd8:SM_8S=8'b01111111;4'd9:SM_8S=8'b01101111;4'd10:SM_8S=8'

31、;b01110111;4'd11:SM_8S=8'b01111100;4'd12:SM_8S=8'b00111001;4'd13:SM_8S=8'b01011110;4'd14:SM_8S=8'b01111001;4'd15:SM_8S=8'b01110001;default:;endcaseendendmodule/74HC4511測試平臺代碼/ test4511.vtimescale 1ns/1psmodule test4511;reg 3:0pA;reg pLT_N,pBI_N,pLE;wire 7:0 pS

32、eg;HC4511 u4511(pA,pSeg,pLT_N,pBI_N,pLE);initialbeginpA=0;pLT_N=0;pBI_N=0;pLE=0;#10 pLT_N=0;#10 pLT_N=1;pBI_N=0;#10 pLE=0;pLT_N=1;pBI_N=1;pA=4'd0;#10 pA=4'd0;#10 pA=4'd1;#10 pA=4'd2;#10 pA=4'd3;#10 pA=4'd4;#10 pA=4'd5;#10 pA=4'd6;#10 pA=4'd7;#10 pA=4'd8;#10 pA

33、=4'd9;#10 pA=4'd10;#10 pA=4'd11;#10 pA=4'd12;#10 pA=4'd13;#10 pA=4'd14;#10 pA=4'd15;endendmodule2、 第一次仿真結(jié)果（任選一個模塊，請注明）74HC853、綜合結(jié)果4、第二次仿真結(jié)果（綜合后）?；卮疠敵鲂盘柺欠裼醒舆t，延遲時間約為多少？輸出信號有延遲，延遲時間為500ps。5、 第三次仿真結(jié)果（布局布線后）?；卮疠敵鲂盘柺欠裼醒舆t，延遲時間約為多少？分析是否有出現(xiàn)競爭冒險。輸出信號有延遲，延遲時間為4700，有出現(xiàn)競爭3、時序邏輯電路一、實驗目

34、的1、了解基于Verilog的時序邏輯電路的設計及其驗證。2、熟悉利用EDA工具進行設計及仿真的流程。3、學習針對實際時序邏輯電路芯片74HC74、74HC112、74HC194、74HC161進行VerilogHDL設計的方法。二、實驗環(huán)境Libero仿真軟件。三、實驗內(nèi)容1、熟練掌握Libero軟件的使用方法。2、進行針對74系列時序邏輯電路的設計，并完成相應的仿真實驗。3、參考教材中相應章節(jié)的設計代碼、測試平臺代碼（可自行編程），完成74HC74、74HC112、74HC161、74HC194相應的設計、綜合及仿真。4、提交針對74HC74、74HC112、74HC161、74HC194

35、（任選一個）的綜合結(jié)果，以及相應的仿真結(jié)果。四、實驗結(jié)果和數(shù)據(jù)處理1、所有模塊及測試平臺代碼清單/74HC74代碼/ HC74.vmodule HC74(D1,D2,CP1,CP2,RD1N,RD2N,SD1N,SD2N,Q1,Q2,Q1N,Q2N);input D1,D2;input RD1N,SD1N,CP1;input RD2N,SD2N,CP2;output Q1,Q1N,Q2,Q2N;reg Q1,Q2;assign Q1N=Q1;assign Q2N=Q2;always (posedge CP1)beginif(!RD1N)Q1<=0;else if(!SD1N)Q1<

36、=1;else Q1<=D1;endalways (posedge CP2)beginif(!RD2N) Q2<=0;else if(!SD2N) Q2<=1;else Q2<=D2;endendmodule/74HC74測試平臺代碼/ test74.vtimescale 1ns/1nsmodule test74;reg D1,D2,RD1N,RD2N,CP1,CP2,SD1N,SD2N;wire Q1,Q2,Q1N,Q2N;initial beginCP1=0;endparameter clock_period=20;always #(clock_period/2)

37、CP1=CP1;initial beginCP2=0;endalways #(clock_period/2) CP2=CP2;initialbeginD1=0;repeat(20)#20 D1=$random;endinitialbeginD2=0;repeat(20)#20 D2=$random;endinitialbeginRD1N=0;repeat(20)#20 RD1N=$random;endinitialbeginRD2N=0;repeat(20)#20 RD2N=$random;endinitialbeginSD1N=0;repeat(20)#20 SD1N=$random;end

38、initialbeginSD2N=0;repeat(20)#20 SD2N=$random;endHC74 u74(.CP1 (CP1),.CP2 (CP2),.D1 (D1),.D2 (D2),.RD1N (RD1N),.RD2N (RD2N),.SD1N (SD1N),.SD2N (SD2N),.Q1 (Q1),.Q1N (Q1N),.Q2 (Q2),.Q2N (Q2N);endmodule/74HC112代碼/ HC112.vmodule HC112(J1,J2,K1,K2,CPN1,CPN2,RD1N,RD2N,SD1N,SD2N,Q1,Q2,Q1N,Q2N);input J1,J2,

39、K1,K2;input RD1N,SD1N,CPN1;input RD2N,SD2N,CPN2;output Q1,Q2,Q1N,Q2N;reg Q1,Q2;assign Q1N=Q1;assign Q2N=Q2;always (posedge CPN1) beginif(!RD1N) Q1<=0;else if(!SD1N) Q1<=1;elsecase(J1,K1)2'b00:Q1<=Q1;2'b01:Q1<=1'b0;2'b10:Q1<=1'b1;2'b11:Q1<=Q1;default:Q1<=1

40、'bx;endcaseendalways (posedge CPN2) beginif(!RD2N) Q2<=0;else if(!SD2N) Q2<=1;elsecase(J2,K2)2'b00:Q2<=Q2;2'b01:Q2<=1'b0;2'b10:Q2<=1'b1;2'b11:Q2<=Q2;default:Q2<=1'bx;endcaseendendmodule/74HC112測試平臺代碼/ test112.vtimescale 1ns/1nsmodule test112;reg J

41、1,J2,K1,K2,RD1N,RD2N,CPN1,CPN2,SD1N,SD2N;wire Q1,Q2,Q1N,Q2N;initial beginCPN1=0;endparameter clock_period=20;always #(clock_period/2) CPN1=CPN2;initial beginCPN2=0;endalways #(clock_period/2) CPN2=CPN2;initialbeginJ1=0;repeat(20)#20 J1=$random;endinitialbeginK1=0;repeat(20)#20 K1=$random;endinitialb

42、eginJ2=0;repeat(20)#20 J2=$random;endinitialbeginK2=0;repeat(20)#20 K2=$random;endinitialbeginRD1N=0;repeat(20)#20 RD1N=$random;endinitialbeginRD2N=0;repeat(20)#20 RD2N=$random;endinitialbeginSD1N=0;repeat(20)#20 SD1N=$random;endinitialbeginSD2N=0;repeat(20)#20 SD2N=$random;endHC112 u112(.CPN1 (CPN1

43、),.CPN2 (CPN2),.J1 (J1),.K1 (K1),.J2 (J2),.K2 (K2),.RD1N (RD1N),.RD2N (RD2N),.SD1N (SD1N),.SD2N (SD2N),.Q1 (Q1),.Q1N (Q1N),.Q2 (Q2),.Q2N (Q2N);endmodule/74HC161代碼/ HC161.vmodule HC161(CP,CEP,CET,MRN,PEN,Dn,Qn,TC);input CP;input CEP,CET;output 3:0Qn;input MRN;input PEN;input 3:0Dn;output reg TC;reg 3

44、:0qaux;always (posedge CP)begin if(!MRN) qaux<=4'b0000; else if(!PEN) qaux<=Dn;else if(CEP&CET)qaux<=qaux+1; else qaux<=qaux; end always (posedge CP) begin if(qaux=4'b1111) TC=1'b1; else TC=1'b0; end assign Qn=qaux; endmodule/74HC161測試平臺代碼/ test161.vtimescale 1ns/1nsm

45、odule test161;reg CP,CEP,CET,MRN,PEN;reg 3:0Dn;wire 3:0Qn;wire TC;initial beginCP=0;endparameter DELY=20;always #(DELY/2)CP=CP;initialbeginCEP=0;repeat(20)#20 CEP=1;endinitialbeginCET=0;repeat(20)#20 CET=1;endinitialbeginMRN=0;repeat(20)#20 MRN=1;endinitialbeginPEN=0;repeat(20)#20 PEN=1;endinitialbe

46、ginDn=0;repeat(20)#20 Dn=$random;endHC161 u161(.CP (CP),.CEP (CEP),.CET (CET),.MRN (MRN),.PEN (PEN),.Dn (Dn),.Qn (Qn),.TC (TC) );endmodule/74HC194代碼/ HC194.vmodule HC194(D0,D1,D2,D3,S0,S1,DSR,DSL,MRN,CP,Q0,Q1,Q2,Q3);input D0,D1,D2,D3;input S0,S1;input DSR,DSL;input MRN;input CP;output Q0,Q1,Q2,Q3;re

47、g3:0Qaux;wire3:0Data;assign Data0=D0;assign Data1=D1;assign Data2=D2;assign Data3=D3;always (posedge CP)beginif(!MRN)Qaux=0;else if(S1&S0)Qaux=Data;else if(S1&!S0)Qaux=Qaux2:0,DSL;else if(!S1&S0)Qaux=DSR,Qaux2:0;else if(!S1&S0)Qaux=Qaux;endassign Q0=Qaux0; assign Q1=Qaux1;assign Q2=Q

48、aux2;assign Q3=Qaux3;endmodule/74HC194測試平臺代碼/ test194.vtimescale 1ns/1nsmodule test194;reg D0,D1,D2,D3,S0,S1,DSR,DSL,MRN,CP;wire Q0,Q1,Q2,Q3;initial beginCP=0;endparameter clock_period=20;always #(clock_period/2) CP=CP;initialbeginD0=0;repeat(20)#20 D0=$random;endinitialbeginD1=0;repeat(20)#20 D1=$r

49、andom;endinitialbeginD2=0;repeat(20)#20 D2=$random;endinitialbeginD3=0;repeat(20)#20 D3=$random;endinitialbeginS0=0;repeat(20)#20 S0=$random;endinitialbeginS1=0;repeat(20)#20 S1=$random;endinitialbeginMRN=0;repeat(20)#20 MRN=$random;endinitialbeginDSR=0;repeat(20)#20 DSR=$random;endinitialbeginDSL=0

50、;repeat(20)#20 DSL=$random;endHC194 u194(.CP (CP),.D0 (D0),.D1 (D1),.D2 (D2),.D3 (D3),.S1 (S1),.S0 (S0),.DSR (DSR),.DSL (DSL),.MRN (MRN),.Q0 (Q0),.Q1 (Q1),.Q2 (Q2),.Q3 (Q3);endmodule2、第一次仿真結(jié)果（任選一個模塊，請注明）74HC1613、綜合結(jié)果4、第二次仿真結(jié)果（綜合后）5、 第三次仿真結(jié)果（布局布線后）4、基本門電路、組合電路和時序電路的程序燒錄及驗證（3人小組共同完成）一、實驗目的1、熟悉利用EDA工具進行設計及仿真的流程。2、熟悉實驗箱的使用和程序下載（燒錄）及測試的方法。二、實驗環(huán)境及儀器1、Libero仿真軟件。2、DIGILOGIC-2011數(shù)字邏輯及系統(tǒng)實驗箱。3、Actel Proasi