圖的匹配和抗干擾設(shè)計

1、版圖設(shè)計準(zhǔn)則(Rule for performance) 匹配 抗干擾匹配設(shè)計 在集成電路中，集成元件的絕對精度較低，如電阻和電容，誤差可達(dá)20%30% 由于芯片面積很小，其經(jīng)歷的加工條件幾乎相同，故同一芯片上的集成元件可以達(dá)到比較高的匹配精度，如1%，甚至0.1% 模擬集成電路的精度和性能通常取決于元件匹配精度匹配設(shè)計 失配：測量所得的元件值之比與設(shè)計的元件值之比的偏差 歸一化的失配定義： 設(shè)X1, X2為元件的設(shè)計值，x1, x2為其實測值，則失配為： 11221121212xXxXXXXXxx匹配設(shè)計 失配可視為高斯隨機(jī)變量 若有N個測試樣本1, 2, , N，則的均值為： 方差為：Ni

2、iNm11NiimNs1211匹配設(shè)計 稱均值m為系統(tǒng)失配 稱方差s為隨機(jī)失配 失配的分布： 3失配：| m |+3 s概率99.7%匹配設(shè)計 失配的原因 隨機(jī)失配：尺寸、摻雜、氧化層厚度等影響元件值的參量的微觀波動(fluctuation) 隨機(jī)失配可通過選擇合適的元件值和尺寸來減小 系統(tǒng)失配：工藝偏差，接觸孔電阻，擴(kuò)散區(qū)相互影響，機(jī)械壓力，溫度梯度等 系統(tǒng)失配可通過版圖設(shè)計技術(shù)來降低匹配設(shè)計 隨機(jī)統(tǒng)計波動 (Fluctuations) 周圍波動(peripheral fluctuations) 發(fā)生在元件的邊沿 失配隨周長的增大而減小 區(qū)域波動(areal fluctuations) 發(fā)生

3、在元件所覆蓋的區(qū)域 失配隨面積的增大而減小匹配設(shè)計 電容隨機(jī)失配 兩個大小均為C的電容的失配： Kp和ka分別為周圍波動和區(qū)域波動的貢獻(xiàn)，均是常量 一般地，電容失配與面積的平方根成反比，即容量為原來2倍，失配減小約30% 不同大小電容匹配時，匹配精度由小電容決定CkkCspaC1匹配設(shè)計 電阻隨機(jī)失配 兩個阻值為R、寬度為W的電阻的失配： Kp和ka分別為周圍波動和區(qū)域波動的貢獻(xiàn)，均是常量 一般地，電阻失配與寬度成反比，即阻值為原來2倍，失配為原來的一半 不同阻值的電阻，可通過調(diào)整寬度來達(dá)到相同的匹配精度WkkRWspaR1匹配設(shè)計 晶體管匹配：主要關(guān)心元件之間柵源電壓（差分對）和漏極電流（電

4、流鏡）的偏差 柵源電壓失配為： 漏極電流失配為： 212kkVVVgstGS1121221gstDDVVkkIIVt, k為元件間的閾值電壓和跨導(dǎo)之差，Vgs1為第1個元件的有效柵電壓，k1, k2為兩個元件的跨導(dǎo)對于電壓匹配，希望Vgs1小一些(0.1V)，但對電流匹配，則希望Vgs1大一些(0.3V)匹配設(shè)計 晶體管隨機(jī)失配 在良好的版圖設(shè)計條件下 閾值電壓 跨導(dǎo) 均與柵面積的平方根成反比effeffVVLWCstteffeffkkLWCksCVt和Ck是工藝參數(shù)背柵摻雜分布的統(tǒng)計波動（區(qū)域波動）線寬變化，柵氧的不均勻，載流子遷移率變化等（邊沿和區(qū)域波動）匹配設(shè)計 系統(tǒng)失配 工藝偏差(Pr

5、ocess Bias) 在制版、刻蝕、擴(kuò)散、注入等過程中的幾何收縮和擴(kuò)張，所導(dǎo)致的尺寸誤差 接觸孔電阻 對不同長度的電阻來說，該電阻所占的分額不同 多晶硅刻蝕率的變化(Variations in Polysilicon Etch Rate) 刻蝕速率與刻蝕窗的大小有關(guān)，導(dǎo)致隔離大的多晶寬度小于隔離小的多晶寬度 擴(kuò)散區(qū)相互影響 同類型擴(kuò)散區(qū)相鄰則相互增強(qiáng)，異類型相鄰則相互減弱均與周圍環(huán)境有關(guān)匹配設(shè)計 系統(tǒng)失配 梯度效應(yīng) 壓力、溫度、氧化層厚度的梯度問題，元件間的差異取決于梯度和距離匹配設(shè)計 系統(tǒng)失配例子 電阻 電阻設(shè)計值之為2：1 由于poly2刻蝕速度的偏差，假設(shè)其寬度偏差為0.1u，則會帶來

6、約2.4%的失配 接觸孔和接頭處的poly電阻，將會帶來約1.2%的失配；對于小電阻，失配會變大2u5u4u15R=R(Leff)/(Weff)R=996歐姆Wp = 0.1u匹配設(shè)計 系統(tǒng)失配例子 電容20um20um10um10um假設(shè)對poly2的刻蝕工藝偏差是0.1um，兩個電容的面積分別是(10.1)2和(20.1)2，則系統(tǒng)失配約為1.1%匹配設(shè)計 降低系統(tǒng)失配的方法 元件單元整數(shù)比 降低工藝偏差和歐姆接觸電阻的影響 加dummy元件 保證周圍環(huán)境的對稱 匹配元件間距離盡量接近 公用重心設(shè)計(common-centroid) 減小梯度效應(yīng) 匹配元件與其他元件保持一定距離 減小擴(kuò)散區(qū)

7、的相互影響匹配設(shè)計 降低系統(tǒng)失配的例子 加dummy的電阻匹配Dummy元件寬度可以小一些懸空會帶來靜電積累！匹配設(shè)計 降低系統(tǒng)失配的例子 一維公用重心設(shè)計 二維公用重心設(shè)計匹配設(shè)計 降低系統(tǒng)失配的例子 單元整數(shù)比(R1:R2=1:1.5) 均勻分布和公用重心 Dymmy元件R1R2R1R2R2R1R1R2dummydummy匹配設(shè)計 降低系統(tǒng)失配的例子 單元整數(shù)比(8:1) 加dummy元件 公用重心布局 問題：布線困難，布線寄生電容影響精度C1C2匹配設(shè)計 降低系統(tǒng)失配的例子 方向一致 加dummy保證周圍環(huán)境對稱M1M2M1M2DSDSM1M2DSDSDSDSdummydummyD, S

8、不再對稱！匹配設(shè)計 降低系統(tǒng)失配的例子 加dummy保證多晶刻蝕速率一致M1M2M3M1M2M3dummydummy多晶刻蝕速率不一致多晶刻蝕速率一致匹配設(shè)計 降低系統(tǒng)失配的例子 加dummy導(dǎo)線保持環(huán)境對稱 公用重心以減小梯度效應(yīng)不對稱互為鏡像匹配設(shè)計 降低系統(tǒng)失配的例子 叉指結(jié)構(gòu) 交叉耦合結(jié)構(gòu)D1D2S122dummydummy1D1SD2SD1共同點：對梯度效應(yīng)和傾斜注入不敏感21D2SD112D1SD2匹配設(shè)計 降低系統(tǒng)失配的例子 匹配晶體管與其他晶體管保持相當(dāng)距離，以免引起背柵摻雜濃度的變化，導(dǎo)致閾值電壓和跨導(dǎo)的變化dddddd 2倍阱深！抗干擾設(shè)計 數(shù)?；旌想娐返陌鎴D布局 屏蔽 濾

9、波抗干擾設(shè)計 數(shù)?；旌霞呻娐分械陌鎴D布局 模擬和數(shù)字電源地的分離模擬電路和數(shù)字電路、模擬總線和數(shù)字總線盡量分開而不交叉混合 根據(jù)各模擬單元的重要程度，決定其與數(shù)字部分的間距的大小次序 Analog PowerDigital PowerDigitalAnalog抗干擾設(shè)計 電容的屏蔽電路中的高阻接點接上極板，以減小寄生和屏蔽干擾；電容下面用接地的阱來屏蔽襯底噪聲CAP此地應(yīng)為“干凈”地！可獨立接出，不與其他電路共享抗干擾設(shè)計 敏感信號線的屏蔽增大線間距周圍放置地線抗干擾設(shè)計 敏感信號線的屏蔽包圍屏蔽缺點：到地的寄生電容較大；加大了布線的難度抗干擾設(shè)計 敏感電路的屏蔽 用接地的保護(hù)環(huán)(guard ring) 保護(hù)環(huán)應(yīng)接“干凈”的地 N阱較深，接地后可用來做隔離PdiffNwell