高性能鎖相環(huán)PE3293及其應(yīng)用研究

1、高性能鎖相環(huán)PE3293及其應(yīng)用摘要：在無(wú)線通信中，降低頻率合成器的相位噪聲和抑制其相應(yīng)的寄生輸出，一直是設(shè)計(jì)者追求的目標(biāo)。PE3293是Peregrine公司生產(chǎn)的高性能.GHz550MHz雙模整數(shù)分頻集成鎖相環(huán)電路，它具有超低的寄生輸出。文中介紹了PE3293的特點(diǎn)功能和組成原理，給出了PE3293在頻率綜合器設(shè)計(jì)中的應(yīng)用電路。    關(guān)鍵詞：頻率合成器；相位噪聲；寄生輸出；PLL；PE3293引言在無(wú)線應(yīng)用中，相位噪聲和寄生輸出是頻率合成器的關(guān)鍵參數(shù)。、和等相位調(diào)制蜂窩系統(tǒng)的系統(tǒng)設(shè)計(jì)均需要低噪聲的頻率合成模塊，同時(shí)頻率切換時(shí)間和寄生輸出的抑制對(duì)系統(tǒng)也很重要。頻率合成器

2、作為一種高質(zhì)量的信號(hào)源，與電子系統(tǒng)的性能有很大關(guān)系。在通信系統(tǒng)中，使用高穩(wěn)定的信號(hào)源，可以充分利用頻率資源。實(shí)際上，在電子對(duì)抗、導(dǎo)航等電子系統(tǒng)中，高指標(biāo)的信號(hào)源會(huì)給系統(tǒng)帶來(lái)良好的性價(jià)比，從而為系統(tǒng)設(shè)計(jì)師提供可靠的技術(shù)保障。頻率合成主要有直接式、鎖相式和直接數(shù)字式三種方法。其中直接式頻率合成法由于輸出的諧波、噪聲及寄生頻率均難以抑制而較少采用；目前廣泛采用的直接數(shù)字式頻率合成方法也面臨輸出頻率上限難以提高和寄生輸出難以抑制兩個(gè)難題。而鎖相式頻率合成器是七十年代鎖相技術(shù)發(fā)展和應(yīng)用的結(jié)果，隨著集成化程度的越來(lái)越高，各種控制電路、程序分頻器、鑒頻鑒相器等數(shù)字電路目前已可集成到一個(gè)芯片中。因此，現(xiàn)在，許

3、多微波和毫米波頻率合成器的設(shè)計(jì)往往采用鎖相式的頻率合成方法來(lái)實(shí)現(xiàn)。 的特點(diǎn)功能 主要特點(diǎn)是公司生產(chǎn)的一款高性能雙模整數(shù)分頻集成鎖相環(huán)，它內(nèi)部集成了脈沖整形電路、鑒頻鑒相器電路、預(yù)分頻、程序分頻器、÷和÷兩個(gè)雙模式分頻器、控制電路和鎖相指示等電路。由于該采用了的 專利技術(shù)，因此，它的寄生輸出成分在整個(gè)工作頻段內(nèi)都極低。具有以下特點(diǎn)：采用先進(jìn)的寄生輸出抑制技術(shù)，具有非常好的相位噪聲特性和較高的頻率穩(wěn)定度；具有÷和÷兩個(gè)雙模式分頻器其中前者的工作頻率能達(dá)到，后者的工作頻率能達(dá)到；功耗很小，采用雙環(huán)工作模式時(shí)，其典型工作電流為；工作電壓為；具有腳和腳兩種封裝形式

4、；可用于基站、和手持式無(wú)線產(chǎn)品中。 引腳說(shuō)明具有圖和圖所示的兩種封裝形式其中 腳封裝只比腳封裝多個(gè)保留引腳，其余引腳的引腳定義均相同，表所列是腳封裝的引腳定義。表1 PE3293（以20腳TSSOP封裝為例）的引腳定義 序  號(hào)名  稱類  型功   能   描   述1N/C不連接2VDD電源，2.73.3V，需用一個(gè)電容就近旁路接地3CP1輸出PLL1內(nèi)部的脈沖成形輸出，用作外部VCO的輸入驅(qū)動(dòng)4GND地端5fin1輸入從PLL1（RR）VCO來(lái)的預(yù)分頻器輸入，最大頻率為1.8GHz6Dec1PLL1

5、的電源去耦端，有必要用一個(gè)電容就近接地7VDD1PLL1預(yù)分頻器的電源，一般經(jīng)3.3k的電阻連到VDD8fr輸入?yún)⒖碱l率輸入9GND地端10f0LD輸出復(fù)用器輸出，包括PLL1和PLL2主計(jì)數(shù)器或參考計(jì)數(shù)器輸出/時(shí)鐘檢測(cè)信號(hào)，以及移位寄存器移出數(shù)據(jù)11Clock輸入CMOS時(shí)鐘輸入，在時(shí)鐘信號(hào)的上升沿，各種計(jì)數(shù)器的串行數(shù)據(jù)將送入21bit的移位寄存器12Data輸入二進(jìn)制串行數(shù)據(jù)輸入，為CMOS輸入數(shù)據(jù)，MSB先，2bit的LSB為控制比特13LE輸入負(fù)載使能CMOS入，當(dāng)LE為高時(shí)，21bit的串行移位移位寄存器中的數(shù)據(jù)字將被送入相應(yīng)的四個(gè)鎖存器之一中（由控制比特決定）14VDD2輸出PLL

6、1預(yù)分頻器的電源，使用時(shí)經(jīng)3.3k的電阻連到VDD015Dec2輸出PLL1的電源去耦端，有必要用一個(gè)電容就近接地16fin2輸入從PLL1（IF）VCO來(lái)的預(yù)分頻器輸入，最大頻率為500MHz17GND地端18CP2輸出PLL1內(nèi)部的脈沖成形輸出，用作外部VCO的輸入驅(qū)動(dòng)19VDD2.73.3V電源，需經(jīng)一個(gè)電容就近接地20VDD電源，2.73.3V，需經(jīng)一個(gè)電容就近接地的組成原理的功能原理框圖如圖所示，它主要由串行控制寄存器、一個(gè)復(fù)用輸出器以及鎖相環(huán)和組成。每個(gè)都有一組除的整數(shù)主計(jì)數(shù)器、一個(gè)參考計(jì)數(shù)器、一個(gè)鑒相器以及帶內(nèi)部補(bǔ)償電路的內(nèi)部脈沖成形器，而每個(gè)除的整數(shù)主計(jì)數(shù)器則包括一個(gè)內(nèi)部雙模預(yù)

7、分頻器，可用作計(jì)數(shù)和小數(shù)累加。串行數(shù)據(jù)輸入端輸入的數(shù)據(jù)可在時(shí)鐘 的上升沿逐次移入的移位寄存器，其中最先輸入，當(dāng)為高時(shí)，數(shù)據(jù)送入最后位地址位所決定的的移位寄存器的相應(yīng)地址中。圖所示是的寄存器位。如果將用作數(shù)據(jù)輸出，那么移位寄存器中的 的內(nèi)容將在 的下降沿送入，這樣，和相應(yīng)的器件就構(gòu)成了環(huán)狀結(jié)構(gòu)。    （）的頻率的大小與的值有關(guān)，它們之間的關(guān)系如下：(×)()×值得注意的是，為了獲得連續(xù)的信道，必須滿足小于等于，而且必須大于等于倍的（）。（）的頻率的大小與的值有關(guān)，它們的關(guān)系如下： ()×()同理，為了獲得連續(xù)的信道，必須滿足小于等于，

8、必須大于等于倍的（）。可用于決定的分頻比，如果為偶整數(shù)，那么，可自動(dòng)化簡(jiǎn)分頻數(shù)。比如，等于時(shí)分?jǐn)?shù)將自動(dòng)化簡(jiǎn)為這樣，分母就可能為，和。相應(yīng)地，可用于決定的分頻比。的典型應(yīng)用電路非常適合基于基站的無(wú)線通信系統(tǒng)，它能保持很低的相位噪聲和寄生輸出成分，而且功耗非常低，使用也很方便，幾乎不需要多少外圍電路。它的另一個(gè)優(yōu)點(diǎn)是具有一個(gè)高阻輸入引腳，因此這就避免了在、和電路中使用功分器的麻煩。在頻率綜合器的設(shè)計(jì)中，環(huán)路濾波器的優(yōu)化設(shè)計(jì)要權(quán)衡很多因素，環(huán)路帶寬一般定為步進(jìn)頻率的。對(duì)二階環(huán)來(lái)說(shuō)，可以提供快速的鎖定時(shí)間，而且環(huán)路帶寬的增加還可以減少鎖定時(shí)間，但過(guò)寬又會(huì)導(dǎo)致系統(tǒng)穩(wěn)定性變差。如果對(duì)鎖定時(shí)間的要求不是很高

9、的話，較窄的二階環(huán)可殘留較少的而且不需要增加額外的器件；而三階環(huán)在鎖定時(shí)間和殘留中可進(jìn)行較好的協(xié)調(diào)。器件中的自帶接地電容和成形電路，其中自帶的接地電容，而自帶的接地電容。對(duì)于窄帶環(huán)路濾波來(lái)說(shuō)，這些電容是相對(duì)透明的。但隨著環(huán)路帶寬的增加，內(nèi)部電容將起主要作用，它將限制環(huán)路帶寬。而對(duì)大多數(shù)應(yīng)用系統(tǒng)來(lái)說(shuō)，這不是考慮的主要因素。比如，當(dāng)用作步進(jìn)頻率為時(shí)，環(huán)路帶寬可以為。這對(duì)于二階環(huán)和三階環(huán)的環(huán)路濾波器的設(shè)計(jì)來(lái)說(shuō)，利用公司的軟件很容易實(shí)現(xiàn)。該軟件可以在公司的主頁(yè)上免費(fèi)下載。    數(shù)據(jù)輸入端輸入的數(shù)據(jù)在時(shí)鐘輸入 的上升沿逐次移入的移位寄存器且()在先，因此，當(dāng)為高時(shí)，數(shù)據(jù)送入由圖所示的最后位地址位所決定的移位寄存器的相應(yīng)地址中。比如，當(dāng)程序?qū)τ?jì)數(shù)器進(jìn)行控制 時(shí)，送入寄存器的最后兩比特(, )應(yīng)為(,)，計(jì)數(shù)器中的比特位可以按表設(shè)置。因此，在正常情況下，即使不用 也應(yīng)設(shè)為。應(yīng)注意的是，的工作模式、鑒相器極性和功率控制均可以由和來(lái)控制。表2 PE3293的計(jì)數(shù)器設(shè)計(jì)表分頻比MSBLSB地址位S11S10S9S8S7S1S0A14A13A12A11A1011000000111000011120001011-11311111111在該頻率合成器的程序控制中，如果控制引腳處于低阻狀態(tài)，將有可能產(chǎn)生頻率波動(dòng)現(xiàn)象，這種情況可以通過(guò)的串聯(lián)電阻來(lái)解決。在圖中，第、和為保留引腳，