實驗三-VHDL時序邏輯電路設(shè)計

1、精品文檔實驗三 VHDL 時序邏輯電路設(shè)計一、實驗?zāi)康? 熟悉用 VHDL語言設(shè)計時序邏輯電路的方法2 熟悉用 Quartus 文本輸入法進(jìn)行電路設(shè)計二、實驗所用儀器元件及用途1 計算機(jī)：裝有Quartus 軟件，為VHDL語言提供操作場所。2 直流穩(wěn)壓電源：通過USB接口實現(xiàn)，為實驗開發(fā)板提供穩(wěn)定電源。3 數(shù)字系統(tǒng)與邏輯設(shè)計實驗開發(fā)板：使試驗結(jié)果下載到開發(fā)板上，實現(xiàn)整個實驗的最終結(jié)果。三、實驗內(nèi)容1 用 VHDL語言設(shè)計實現(xiàn)一個8421 碼十進(jìn)制計數(shù)器。（1）實驗內(nèi)容及要求：在Quartus 平臺上設(shè)計程序和仿真題目要求，并下載到實驗板上驗證試驗結(jié)果。（2）試驗結(jié)果： VHDL代碼和仿真結(jié)果

2、。2 用 VHDL語言設(shè)計實現(xiàn)一個分頻系數(shù)為8，分頻輸出信號占空比為50%的分頻器。（ 1） 實驗內(nèi)容及要求：在 Quartus 平臺上設(shè)計程序和仿真題目要求。（ 2） 試驗結(jié)果： VHDL代碼和仿真結(jié)果。3 用 VHDL語言設(shè)計實現(xiàn)一個控制8 個發(fā)光二極管亮滅的電路。（ 1） 實驗內(nèi)容及要求：在 Quartus 平臺上設(shè)計程序和仿真題目要求，并下載到實驗板上驗證試驗結(jié)果。a. 單點移動模式：一個點在 8 個發(fā)光二極管上來回的亮b. 幕布式：從中間兩個點，同時向兩邊依次點亮直至全亮，然后再向中間點滅，依次往復(fù)c. 通過撥碼開關(guān)或按鍵控制兩種模式的轉(zhuǎn)換（ 2） 試驗結(jié)果： VHDL代碼和仿真結(jié)果

3、。四、實驗設(shè)計思路及過程1.8421碼十進(jìn)制計數(shù)器狀態(tài)轉(zhuǎn)移表abcdABCD00000001000100100010001100110100010001010101011001100111011110001000100110010000VHDL代碼如下：LIBRARY IEEE;左圖為 8421 碼十進(jìn)制計數(shù)器的狀態(tài)轉(zhuǎn)移表， abcd 為初狀態(tài)， ABCD為下一狀態(tài)， 每當(dāng)有“ 1”出現(xiàn)時，相應(yīng)的管腳就亮燈，從而從 0000 到 1001 的燈依次出現(xiàn)。1歡迎下載精品文檔ENTITY count12 ISPORT(clk,clear:IN STD_LOGIC;q :OUT STD_LOGIC_

4、VECTOR(3 DOWNTO 0); END count12;ARCHITECTURE a OF count12 ISSIGNAL q_temp:ATD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk)BEGINIF(clk'event and clk='1') THENIF clear='0' THENq_temp<="0000"ELSIF q_temp="1011"THENq_temp<="0000"ELSEq_temp<=q_temp

5、+1;END IF;END IF;END PROCESS;q<=q_temp;END a;2. 分頻系數(shù)為 8，輸出占空比為 50%的分頻器的設(shè)計abcABCF00000100010100010011001110001001011101110111011111110001LIBRARY IEEE;ENTITY div_8 ISPORT(clk:IN STD_LOGIC;左圖為八分頻器（占空比50%）的狀態(tài)轉(zhuǎn)移圖， 其中 abc 為原狀態(tài)，ABC為下一狀態(tài)。當(dāng)輸出 F 為“ 1”時，輸出波形。VHDL代碼為：。2歡迎下載精品文檔clear:IN STD_LOGIC;clk_out:OUT

6、STD_LOGIC);END div_8;ARCHITECTURE a OF div_8 ISSIGNAL tmp:INTEGER RANGE 0 TO 7;BEGINp1:PROCESS(clear,clk)BEGINIF clear='0'THENtmp<=0;ELSIF clk'event AND clk='1' THENIF tmp=7 THENtmp<=0;ELSEtmp<=tmp+1;END IF;IF tmp<=4 THENclk_out<='0'ELSEclk_out<='1&#

7、39;END IF;END IF;END PROCESS p1;END a;五、實驗結(jié)果一、 .8421 碼十進(jìn)制計數(shù)器其中， end time設(shè)為 50us, clear和 clk的 period分別為 1 和 1us.對結(jié)果進(jìn)行分析：由仿真波形可以看出， 當(dāng)輸入在 0000 到 1001 時，輸出對應(yīng)亮燈隨著 1 的出現(xiàn)依次變化， 每撥動一次時鐘 clk 的鎖定管腳，就由一個狀態(tài)轉(zhuǎn)換到下一狀態(tài)，亮燈也進(jìn)入下一狀態(tài)。二、八分頻器（50%占空比）。3歡迎下載精品文檔波形分析：每出現(xiàn)八次時鐘為分頻器的周期，輸出的波形如圖為占空比為 50%的矩形波，構(gòu)成了如題所要求的分頻器。六、故障及問題分析1.

8、 每次實驗中都應(yīng)該注意到VHDL的文件名應(yīng)與實體名一致，如果不一致編譯會報錯。我在實驗過程中雖然原理圖設(shè)計名與工程名相同，但在其后某程序名上犯了錯誤，導(dǎo)致出錯。2. 在仿真波形的觀察中，一定要調(diào)節(jié)好zoom一選項，縮放出便于觀察的波形。3. 在命名過程一定要注意規(guī)范，不要出現(xiàn)非法字符。4. 在做 10 進(jìn)制計數(shù)器時， 由于板的固有頻率為晶振的頻率50 兆赫茲，所以當(dāng)以微秒級的時鐘去自動跳變太快根本無法看清，應(yīng)該加一段程序令時鐘在微秒級跳變25 兆次時外部時鐘輸出，從而令外部時鐘變?yōu)槊爰壍模拍芸匆娮詣犹儸F(xiàn)象。七總結(jié)和結(jié)論1. 本次實驗是有關(guān)于 VHDL的第三次實驗，在前幾次的實驗中已經(jīng)基本掌握了軟件的用法，所以實驗起來比較上手，還需要多加練習(xí)。2. 由于上次實驗僅僅是運用圖形工具，所以對VHDL語言的學(xué)習(xí)成了本次實驗的難點，在仔細(xì)看過相關(guān)參考書后，發(fā)現(xiàn)其實 VHDL語言還是相對比較好