東北林業(yè)大學DSP原理課件 第二章 雙供電DSP電

1、第二章 雙供電DSP電源設計n采用雙電源器件芯片設計系統(tǒng)時，需要考慮系統(tǒng)上電或者掉電操作過程中內核和I/O供電的相對電壓和上電次序。n內核和I/O通常采用獨立供電結構，如果上電或者掉電過程中兩個電壓的供電起點和上升速度不同，就會在內核和I/O之間產(chǎn)生電流，從而影響系統(tǒng)初始化狀態(tài)，甚至影響期間的壽命。圖 5.1 DSP雙電源供電系統(tǒng)原理第二章 雙供電DSP電源設計第二章 雙供電DSP電源設計nDSP內核和外設供電次序控制（2種方法）1、分離元件P通道MOSFET管2、TI公司提供的電源分配開關 以上兩種方法均可實現(xiàn)在DSP內核供電過程中隔離內核和外部I/O器件電源以及控制上電次序的目的。2.1

2、總線沖突n內核先于外部I/O供電n內核先上電后掉電2.2 內核和I/O供電次序控制策略n2.2.1 3.3V單電源上電次序控制1、采用P通道MOSFET管和具有穩(wěn)定標識的DC/DC（電壓變換器）特點：原理簡單、增加輔助器件少。2、采用P通道MOSFET管和電源監(jiān)測電路3、電源分配開關4、電源分配開關和單電源監(jiān)測電路5、電源分配開關和雙電源監(jiān)測電路6、 P通道MOSFET管和雙電源監(jiān)測電路n2.2.2 輸入電壓大于3.3V的上電次序控制1、LDO集成電路穩(wěn)壓器 LDO：低壓差線性穩(wěn)壓器2.2 內核和I/O供電次序控制策略2.2 內核和I/O供電次序控制策略2、LDO集成電路穩(wěn)壓器和單電源監(jiān)測電路

3、n3、LDO集成電路穩(wěn)壓器和雙電源監(jiān)測電路2.3 TMS320F28xx 電源設計第三章 TMS320F2812的時鐘與中斷3.1 時鐘單元n3.1.1 時鐘單元基本結構TMS320F2812處理器內部集成了振蕩器、鎖相環(huán)、看門狗和復位控制電路等。F2812內部的各種時鐘和復位電路見下圖：F2812內部內部的各種時鐘的各種時鐘和復位電路和復位電路n鎖相環(huán)是一種控制晶振，使其對于參考信號保持恒定相位的電路，在數(shù)字通信系統(tǒng)中使用比較廣泛。nDSP上鎖相環(huán)，主要作用是通過軟件實時配置片上外部時鐘，提高系統(tǒng)的靈活性和可靠性。n可以有效的降低系統(tǒng)對外部時鐘的依賴和電磁干擾，提高系統(tǒng)啟動和運行的可靠性，降

4、低系統(tǒng)對硬件的設計要求。3.1.2 鎖相環(huán)電路3.1.2 鎖相環(huán)電路圖 晶體振蕩器及鎖相環(huán)模塊PLL: phase lock loop 3.1.2 鎖相環(huán)電路n鎖相環(huán)模塊除了為28x內核提供時鐘之外，還通過系統(tǒng)時鐘輸出快速和慢速兩種外設時鐘，如下圖所示。3.1.2 鎖相環(huán)電路3.1.3 時鐘單元寄存器reservedreservedEVAENCLKEVBENCLKreservedADCENCLKreservedreservedECANENCLKSPIAENCLKSCIBENCLKreservedSCIAENCLKMCBSPENCLKreservedreservedHSPCLKLSPCLK3.1

5、.3 時鐘單元寄存器1、外設時鐘控制寄存器PCLKCRreservedreservedEVAENCLKEVBENCLKreservedADCENCLKreservedreservedECANENCLKSPIAENCLKSCIBENCLKreservedSCIAENCLKMCBSPENCLKreservedreservedHSPCLKLSPCLKreservedreservedEVAENCLKEVBENCLKreservedADCENCLKreservedreservedECANENCLKSPIAENCLKSCIBENCLKreservedSCIAENCLKMCBSPENCLKreservedr

6、eservedHSPCLKLSPCLK0215 - 3HSPCLKreservedH/LSPCLK2 H/LSPCLK1 H/LSPCLK0 Peripheral Clock Frequency 0 0 0 SYSCLKOUT / 1 0 0 1 SYSCLKOUT / 2 (復位默認值復位默認值) 0 1 0 SYSCLKOUT / 4 (復位默認值復位默認值) 0 1 1 SYSCLKOUT / 6 1 0 0 SYSCLKOUT / 8 1 0 1 SYSCLKOUT / 10 1 1 0 SYSCLKOUT / 12 1 1 1 SYSCLKOUT / 14 0215 - 3LSPCL

7、Kreserved2、高/低速外設時鐘預定標寄存器HISPCP 701Ah / LOSPCP 701Bh3、鎖相環(huán)控制寄存器PLLCRnPLLCRnDIV選擇PLL是否為旁路，如果不是旁路則設置相應的時鐘倍頻數(shù)。DIV3 DIV2 DIV1 DIV0 Clock Frequency (CLKIN) 0 0 0 0 OSCCLK x 1 / 2 (no PLL) 0 0 0 1 OSCCLK x 1 / 2 0 0 1 0 OSCCLK x 2 / 2 0 0 1 1 OSCCLK x 3 / 2 0 1 0 0 OSCCLK x 4 / 2 0 1 0 1 OSCCLK x 5 / 2 0 1

8、 1 0 OSCCLK x 6 / 2 0 1 1 1 OSCCLK x 7 / 2 1 0 0 0 OSCCLK x 8 / 2 1 0 0 1 OSCCLK x 9 / 2 1 0 1 0 OSCCLK x 10 / 20315 - 4DIVreserved3.1.4 看門狗n1 看門狗定時器基本結構如果CPU崩潰，則復位系統(tǒng)。看門狗計數(shù)器獨立于CPU如果計數(shù)器溢出則復位或中斷被觸發(fā)為防止計數(shù)器溢出，CPU必須周期性的向看門狗KEY寄存器寫入0X55+0XAA序列在 復位之后3ms之內看門狗必須被啟用或者禁止WDKEY 寫操作SequentialStep1234567891011Value

9、 Writtento WDKEYAAhAAh55h55h55hAAhAAh55hAAh55h23hResultNo actionNo actionWD counter enabled for reset on next AAh writeWD counter enabled for reset on next AAh writeWD counter enabled for reset on next AAh writeWD counter is resetNo actionWD counter enabled for reset on next AAh writeWD counter is r

10、esetWD counter enabled for reset on next AAh writeCPU reset triggered due to improper write value2 看門狗基本操作看門狗定時器模塊6 - BitFree -RunningCounterCLR/2/4/8/16/32/64OSCCLKSystemReset1011000110100010001111108 - Bit WatchdogCounterCLROne-CycleDelayWatchdogReset KeyRegister55 + AADetectorGood KeyBad Key1 0 1

11、 /33WDCR . 2 - 0WDCR . 6WDPSWDDISWDCR . 7WDFLAGWDCNTR . 7 - 0WDKEY . 7 - 0WDCR . 5 - 3 WDCHK 2-0Bad WDCR Key/512OutputPulseWDRSTWDINTSCSR .1WDENINTSCSR . 0WDOVERRIDE 3 看門狗寄存器（1）看門狗控制寄存器WDCR 7029hWDFLAGWDDIS76543210WDCHK1 WDCHK0WDPS2WDPS1WDPS0WDCHK2Logic Check BitsWrite as 101 or reset immediately tr

12、iggeredWD PrescaleSelection BitsWatchdog Disable Bit(Functions only if WD OVERRIDEbit in SCSR is equal to 1)reserved15 - 8WD Flag BitGets set when the WD causes a reset Writing a 1 clears this bit Writing a 0 has no effect（2）系統(tǒng)控制和狀態(tài)寄存器SCSR 7022hWD Override (protect bit)After RESET - bit gives user a

13、bility to disable WD by setting WDDIS bit=1 in WDCR clear only bit and defaults to 1 after reset0 = protects WD from being disabled by s/w bit cannot be set to 1 by s/w (clear-only by writing 1)1 = (default value) allows WD to be disabled using WDDIS bit in WDCR once cleared, bit cannot set to 1 by s/w01215 - 3WDOVERRIDEWDENINTWDINTSreservedWD Enable InterruptWD Interrupt Status(read only)0 = active1 = not active0 = WD generates