數(shù)字電子技術

1、實驗一 集成門電路邏輯功能及參數(shù)測試一、實驗目的1熟悉集成電路的外形及外引腳排列。1驗證TTL集成門電路的邏輯功能。2掌握TTL集成門電路的主要參數(shù)及測試方法。3熟悉數(shù)字電子技術實驗箱的基本功能和使用方法。二、實驗原理集成門電路是最簡單、最基本的數(shù)字集成元件，任何復雜的組合電路和時序電路都可用邏輯門通過適當?shù)慕M合而得到，因此，邏輯門是數(shù)字電路中最基本的邏輯單元。目前已有門類齊全的集成門電路，如“與門”、“或門”、“非門”、“與非門”、“異或門”等，我們應該掌握其工作原理，熟練、靈活地使用各種門電路。（一）TTL集成邏輯門電路TTL集成門電路由于工作速度較高、輸出幅度較大、種類多、不易損壞而使用

2、較廣，特別適合學生選用進行實驗論證。本書中的集成門電路大多采用TTL集成電路中的74LS系列。常用的74LS系列集成邏輯門電路型號有：74LS00，2輸入端四“與非門”；74LS04，六“反相器”；74LS08，2輸入端四“與門”；74LS20，4輸入端二“與非門”；74LS32，2輸入端四“或門”；74LS86，2輸入端四“異或門”。圖1-1給出74LS00、74LS04及74LS20三種芯片外引腳排列圖，74LS08、74LS32、74LS86的外引腳排列與74LS00相同。74LS系列芯片外引腳排列中，電源和地一般為集成塊的兩端，例如14腳的集成塊，則14腳為電源正（VCC），7腳為電源

3、地（GND），其余引腳為輸入和輸出。引腳的識別方法是：將集成塊正對準使用者，以凹口左邊或小標志點“”為起始腳1，逆時針方向向前數(shù)1,2,3，n腳。使用時，查找IC手冊即可知各引腳功能。圖1-1（二）TTL集成邏輯門電路的主要參數(shù)及其測量與非門是數(shù)字電路中廣泛使用的一種邏輯門，本文以4輸入雙與非門74LS20為例，介紹其主要參數(shù)及測量方法。 1.導通電源電流ICCL與截止電源電流ICCH與非門在不同的工作狀態(tài)，電源提供的電流是不同的，ICCL是指輸出端空載，所有輸入端全部懸空，與非處于導通狀態(tài)，電源提供器件的電流。ICCH是指輸出端空載，輸入端接地，與非門處于截止狀態(tài)，電源提供器件的電流。測試電

4、路如圖1-2(a)、(b)所示。通常ICCL>ICCH,它們的大小標志著與非門在靜態(tài)情況下的功耗大小。導通功耗：PCCL=ICCLVCC截止功耗：PCCH=ICCHVCC 由于ICCL較大，一般手冊中給出的功耗是指PCCL圖1-2 圖1-3 圖1-42.低電平輸入電流IiL與高電平輸入電流IiHIiL是指被測輸入端接地，其余輸入端懸空，由被測輸入端流出的電流，如圖1-3(a)所示，在多級門電路中它相當于前級門輸出低電平時，后級門向前級門灌入的電流，因而它的大小關系到前級門的灌電流負載能力，因此希望IiL小些。 IiH是指被測輸入端接高電平，其余輸入端接地，流入被測輸入端的電流，如圖1-3

5、(b)所示，在多級門電路中它相當于前級門輸出高電平時，后級門從前級門的拉出的電流，它的大小關系到前級門的拉電流負載能力，因此希望IiH小。由于IiH較小，難以測量，所以一般實驗中免于測試此項內(nèi)容。3.扇出系數(shù)No扇出系數(shù)是指門電路能驅(qū)動同類門的個數(shù)，是衡量門電路負載能力的一個參數(shù)，TTL與非門有兩種不同性質(zhì)的負載：灌電流負載和拉電流負載，因此有兩種扇出系數(shù)，低電平扇出系數(shù)NoL和高電平扇出系數(shù)NoH。低電平扇出系數(shù)NoL測試電路如圖1-4所示，門的輸入端全部懸空，輸出端接灌電流負載，調(diào)節(jié)RL使Io增大，Uo隨之增高，當UOL達到手冊中規(guī)定低電平規(guī)范值0.4V時的IoL就是允許灌入的最大負載電流

6、IoL，則NoL= IoL/IiLNoL大小主要受輸出低電平時輸出端允許灌入的最大負載電流IoL的限制，如灌入的負載電流超出該值，輸出低電平將顯著升高，以致造成下級門電路的誤動作。高電平扇出系數(shù)NoH通常IiH<<IiL 所以NoH>>NoL，故常以作為門的扇出系數(shù)。4.電壓傳輸出特性與非門的輸出電壓Uo隨輸入電壓Ui而變化的曲線Uo=f(Ui)稱為電壓傳輸特性，如圖1-5所示。它是門電路的重要特性之一，通過它可知道與非門的一些重要參數(shù)，如輸出高電平UoH、輸出低電平UoL、關門電平Uoff(UiL)、開門電平Uon(UiH)、閾值電平UT及抗干擾容限UNL、UNH等。

7、電壓傳輸特性的測試方法很多，最簡單的方法是逐點測試法，測試電路如圖1-6所示，調(diào)節(jié)電位器RW，逐點測出輸入電壓Ui及輸出電壓Uo繪成曲線。 圖1-5 圖1-65.平均傳輸延遲時間tpdtpd是衡量門電路開關速度的參數(shù)，是指輸出波形邊沿0.5Um點相對于輸入波形對應邊沿0.5Um點的時間延遲，如圖1-7所示，門電路的導通延遲時間為tPHL，截止延遲時間為tPLH，則平均時間tpd=1/2(tPHLtPLH)。 圖1-74輸入端雙與非門的主要參數(shù)規(guī)范如表1-1所示表1-1參數(shù)名稱符號規(guī)范值單位測試條件導通電流ICCL£14mAVcc=5.5V，輸入端空載，輸出端空載。截止電流ICCH&#

8、163;7mAVcc=5.5V，輸入端接地，輸出端空載。低電平輸入電流IiL£1.8mAVcc=5.5V，被測輸入端接地，其它輸入端懸空，輸出端空載。高電平輸入電流IiH£50mAVcc=5.5V，被測輸入端UiH=2.4V，其它輸入端接地，輸出端空載。輸出高電平UoH³2.4VVcc=5.5V，被測輸入端UiL=0.8V，其它輸入端懸空，輸出端IoH=400mA輸出低電平UoL£0.4VVcc=4.5V，輸入端UiH=2.0V，輸出IoL=12.8mA扇出系數(shù)No³8同UoH和UoL平均傳遞延遲時間tpd30nsVcc=5V，輸入端輸入信號U

9、in=3V，f=2MHz，tpd =1015ns三、實驗設備與器件1數(shù)字電子技術實驗箱2.雙蹤示波器 3.直流電壓表、毫安表474LS00、74LS20、74LS04、74LS08、74LS32、74LS86各一片 四、實驗內(nèi)容實驗前按實驗箱使用說明先檢查實驗箱電源是否正常，然后選擇實驗用的集成電路，需仔細檢查集成塊的標志和在實驗臺上的位置，按自己設計的實驗接線圖接好連線，特別注意VCC及地線不能接錯，線接好后實驗指導教師檢查無誤方可通電實驗。1. 驗證TTL集成門電路的邏輯功能對門電路進行測試時，門的輸入端接電平邏輯開關輸出插口，一般，開關向上為邏輯“1”，向下為邏輯“0”。門的輸出端接電平

10、指示器輸入端，一般為發(fā)光二極管，發(fā)光管亮為邏輯“1”，不亮為邏輯“0”?；緶y試方法是按真值表逐項測試，但有時按真值表逐項進行測試似嫌多余，實際上可以選擇有代表性的幾項進行測試，便可以判斷門的邏輯功能是否正常。（1）驗證74LS20：取任一個與非門按圖1-8連接實驗電路，用邏輯開關改變輸入端A、B、C、D邏輯電平，將邏輯開關按表1-2分別測輸出電壓及邏輯狀態(tài)。圖1-8表1-2輸入輸出ABCDFF電壓（V）HHHHLHHHLLHHLLLHLLLL（2）分別驗證74LS00,74LS04,74LS32的邏輯功能，自擬表格記錄。（3）異或門邏輯功能測試：選二輸入四異或門電路74LS86，按圖1-9接

11、線，輸入腳1、2、4、5接電平開關，輸出端A、B、Y接電平顯示發(fā)光二極管。將電平開關按表1-3位置，將結(jié)果填入表中。圖1-9表1-3輸入輸出ABYY電壓（V）LHHHHLLLHHHHLLLHHLLLLLHH2. 74LS20主要參數(shù)的測試(1) 導通電源電流ICCL按圖1-2(a)接線，測試結(jié)果記入表1-4中。(2) 截止電源電流ICCH按圖1-2(b)接線，此時應將兩個與非門的所有輸入端都接地，測試結(jié)果記入表1-4中。表1-4ICCL(mA)ICCH(mA)IiL(mA)IoL(mA)No=IoL/IiL (3) 低電平輸入電流IiL按圖1-3(a)接線，測試結(jié)果記入表1-4中。(4) 扇出

12、系數(shù)No按圖1-4接線，調(diào)節(jié)電位器RW，使輸出電壓Uo=0.4V，測量此時的IoL，計算NoL= IoL/IiL，記入表1-4中。(5) 電壓傳輸特性按圖1-6接線，調(diào)節(jié)電位器RW，使Ui從0V向高電平變化，逐點測量Ui和Uo的對應值，記入表1-5中。表1-5Ui(V)00.20.40.60.80.91.01.21.62.02.43.0Uo(V)用示波器觀察電壓傳輸特性曲線測試電路如圖1-6，將輸入電壓Ui接入示波器X軸輸入端，輸出電壓Uo接Y軸輸入端(YA或YB)，調(diào)節(jié)電位器RW，在屏幕上可顯現(xiàn)輸出電壓隨輸入電壓變化光點移動軌跡，即電壓傳輸特性曲線。(示波器觸發(fā)極性開關應置外接X處)3.邏輯

13、門傳輸延遲時間的測量用六反相器（非門）按圖1-10接線，輸入80KHz連續(xù)脈沖，用雙蹤示波器測輸入，輸出相位差，計算每個門的平均傳輸延遲時間的tpd值。圖1-10五、實驗報告1. 記錄、整理實驗結(jié)果2. 把測得的74LS20與非門各參數(shù)值與它的規(guī)范值進行比較。3. 畫出實測電壓傳輸特性曲線，并從中讀出各有關參數(shù)值。六、預習要求1. 復習TTL與非門有關內(nèi)容。閱讀TTL電路使用規(guī)則。2. 與非門的功耗與工作頻率和外接負載情況有關嗎？為什么？3. 測量扇出系數(shù)的原理是什么？為什么一個門的扇出系數(shù)僅由輸出端低電平的扇出系數(shù)來決定。4. 為什么TTL與非門的輸入端懸空相當輸入邏輯“1”電平。5. TT

14、L或非門閑置輸入端如何處理？實驗二 TTL集電極開路門與三態(tài)輸出門的應用一、實驗目的1. 掌握TTL集電極開路門(OC門)的邏輯功能及應用。2. 了解集電極負載電阻RL對集電極開路門的影響。3. 掌握TTL三態(tài)輸出門(TSL門)的邏輯功能及應用。二、實驗原理數(shù)字系統(tǒng)中有時需要把兩個或兩個以上集成邏輯門的輸出端直接并接在一起完成一定的邏輯功能。對于普通的TTL門電路。由于輸出級采用了推拉式輸出電路, 無論輸出是高電平還是低電平, 輸出阻抗都很低。因此, 通常不允許將它們的輸出端并接在一起使用。集電極開路門和三態(tài)輸出門是兩種特殊的TTL門電路, 它們允許把輸出端直接并接在一起使用。1. TTL集電

15、極開路門(OC門)本實驗所用OC與非門型號為2輸入四與非門74LS03, 內(nèi)部邏輯圖及引腳排列如圖21(a)、(b)所示。OC與非門的輸出管V3是懸空的, 工作時, 輸出端必須通過一只外接電阻RL和電源EC相連接, 以保證輸出電壓符合電路要求。OC門的應用主要有下述三個方面(1) 利用電路的“線與”特性方便的完成某些特定的邏輯功能。圖22所示, 將兩個OC與非門輸出端直接并接在一起, 則它們的輸出 F=FA·FB=·=即把兩個(或兩個以上)OC與非門“線與”可完成“與或非”的邏輯功能。(2) 實現(xiàn)多路信息采集, 使兩路以上的信息共用一個傳輸通道(總線)。(3) 實現(xiàn)邏輯電平

16、的轉(zhuǎn)換, 以推動熒光數(shù)碼管、繼電路、MOS器件等多種數(shù)字集成電路。OC門輸出并聯(lián)運用時負載電阻RL的選擇。圖23所示電路由n個OC與非門“線與”驅(qū)動有m個輸入端的N個TTL與非門，為保證OC與非門輸出電平符合邏輯要求, 負載電阻RL阻值的選擇范圍為RLmax =EcUoHnIoHmIiHRLmin =EcUoLILMNIiL式中: IOH ¾¾ OC門輸出管截止時(輸出高電平UOH)的漏電流(約50mA)ILM ¾¾ OC門輸出低電平UOL時, 允許最大灌入負載電流(約20mA)IiH ¾¾ 負載門高電平輸入電流(<50mA)I

17、iL¾¾ 負載門低電平輸入電流(<1.6mA)Ec¾¾ RL外接電源電壓nOC門個數(shù) 圖21N ¾¾ 負載門個數(shù)m ¾¾ 接入電路的負載門輸入端總個數(shù)RL值須小于RLmax, 否則UOH將下降, RL值須大于RLmin, 否則UOL將上升, 又RL的大小會影響輸出波形的邊沿時間, 在工作速度較高時, RL應盡量選取接近RLmin。除了OC與非門外, 還有其它類型的OC器件, RL的選取方法也與此類同。2. TTL三態(tài)輸出門(TSL門)TTL三態(tài)輸出門是一種特殊的門電路, 它與普通的TTL門電路結(jié)構不同, 它的

18、輸出端除了通常的高電平、低電平兩種狀態(tài)外(這兩種狀態(tài)均為低阻狀態(tài)), 還有第三種輸出狀態(tài)高阻狀態(tài)，處于高阻狀態(tài)時, 電路與負載之間相當于開路。圖24是三態(tài)輸出四總線緩沖器的邏輯符號, 它有一個控制端(又稱禁止端或使能端)E，E=0為正常工作狀態(tài), 實現(xiàn)Y=A的邏輯功能; =1為禁止狀態(tài), 輸出Y呈現(xiàn)高阻狀態(tài)。這種在控制端加低電平時電路才能正常工作的工作方式稱低電平使能。 三態(tài)輸出門接邏輯功能及控制方式分有各種不同類型，在實驗中所用三態(tài)門的型號是74LS125(三態(tài)輸出四總線緩沖器)， 圖25是它的引腳排列。表21為其功能表。三態(tài)電路主要用途之一是實現(xiàn)總線傳輸, 即用一個傳輸通道(稱總線), 以

19、選通方式傳送多路信息。圖26所示, 電路把若干個三態(tài)TTL電路輸出端直接連接在一起構成三態(tài)門總線, 使用時, 要求只有需要傳輸信息的三態(tài)控制端處于使能態(tài)(=0)其余各門皆處于禁止狀態(tài)(=1)。由于三態(tài)門輸出電路結(jié)構與普通TTL電路相同, 顯然, 若同時有兩個或兩個以上三態(tài)門的控制處于使能態(tài), 將出現(xiàn)與普通TTL門“線與”運用時同樣的問題, 因而是絕對不允許的。表21輸 入輸 出AY00101101高阻態(tài)三、實驗設備與器件1.數(shù)字電子實驗箱 2. 示波器 3. 直流電壓表4. 2輸入四OC與非門74LS03×1 2輸入四三態(tài)非門74LS125×1 六非門74LS04×

20、;1四、實驗內(nèi)容1. TTL集電極開路與非門74LS03負載電阻RL的確定。用兩個集電極開路與非門“線與”使用驅(qū)動一個TTL非門(74LS04六非門引腳排列如 圖27所示)。負載電阻由一個200W電阻和一個20K電位器串接而成，取Eo=5V, UoH=3.5V, UoL=0.3V，按圖28連接實驗電路。接通電源, 用邏輯開關改變兩個OC門的輸入狀態(tài), 先使OC門“線與”輸出高電平, 調(diào)節(jié)RP至使UoH=3.5V, 測得此時的RL即為RLmax, 再使電路輸出低電平UoL=0.3V, 測得此時的RL即為RLmin。2. 集電極開路門的應用(1) 用OC門實現(xiàn) 實驗時輸入變量允許用原變量和反變量,

21、 外接負載電阻RL自取合適的值。(2) 用OC門實現(xiàn)異或邏輯。(3) 用OC電路作TTL電路驅(qū)動CMOS電路的接口電路, 實現(xiàn)電平轉(zhuǎn)換。實驗電路如圖29所示。 在電路輸入端加不同的邏輯電平值, 用數(shù)字電壓表測量集電極開路與非門及CMOS與非門的輸出電平值。 在電路輸入端加1KHZ方波信號, 用示波器觀察A、B、C各點電壓波形幅值的變化。3. 三態(tài)輸出門(1) 測試74LS125三態(tài)輸出門的邏輯功能三態(tài)門輸入端接邏輯開關, 控制端接單脈沖源, 輸出端接01指示器。逐個測試集成塊中四個門的邏輯功能, 記入表21中。2) 三態(tài)輸出門的應用 將四個三態(tài)緩沖器按圖210接線,輸入端按圖示加輸入信號, 控

22、制端接邏輯開關, 輸出端接電平指標器, 先使四個三態(tài)門的控制端均為高電平“1”, 即處于禁止狀態(tài), 方可接通電源, 然后輪流使其中一個門的控制端接低電平“0”,觀察總線的邏輯狀態(tài)。注意， 應先使工作的三態(tài)門轉(zhuǎn)換到禁止狀態(tài)， 再讓另一個門開始傳遞數(shù)據(jù)。記錄實驗結(jié)果。 表21輸 入輸 出A001101五、實驗報告1. 畫出實驗電路圖, 并標明有關外接元件值。2. 整理分析實驗結(jié)果, 總結(jié)集電極開路門和三態(tài)輸出門的優(yōu)缺點。六、預習要求1. 復習TTL集電極開路門和三態(tài)輸出門工作原理。2. 計算實驗中各RL阻值, 并從中確定實驗所用RL值(選標稱值)。3. 畫出用OC與非門實現(xiàn)實驗內(nèi)容2 (1)、(2

23、)的邏輯圖。4. 在使用總線傳輸時, 總線上能不能同時接有OC門與三態(tài)輸出門?為什么?實驗三 用SSI實現(xiàn)組合邏輯電路一、實驗目的1掌握用SSI設計組合邏輯電路的方法。2觀察組合邏輯電路的冒險現(xiàn)象，了解競爭冒險的消除方法。二、實驗原理（一）組合邏輯電路設計組合邏輯電路是最常見的邏輯電路之一，其特點是在任何時刻電路的輸出信號，僅取決于該時刻的輸入信號，而與信號作用前電路原來所處的狀態(tài)無關。組合邏輯電路的設計步驟如圖3-1所示。（二）組合邏輯電路的競爭冒險組合邏輯電路設計過程通常是在理想情況下進行的，即假定一切器件均沒有延遲效應。但實際上并非如此，信號通過任何導線或器件都需要一個響應時間，而且由于

24、制造工藝上的原因，各器件的延遲時間離散性很大。因此，按照理想情況設計的邏輯電路，在實際工作中有可能產(chǎn)生錯誤輸出。一個組合電路，在它的輸入信號變化時，輸出出現(xiàn)瞬時錯誤的現(xiàn)象，稱為組合電路的冒險現(xiàn)象。關于組合電路的競爭冒險的確良詳細內(nèi)容請參看有關教材。組合邏輯電路的冒險現(xiàn)象是一個復雜的實際問題，在進行組合邏輯電路設計時，除了要進行靜態(tài)測試，驗證其邏輯功能外，還要進行動態(tài)測試，在輸入信號發(fā)生變化的情況下，用示波器觀察輸出信號，看是否存在冒險現(xiàn)象。冒險現(xiàn)象是否需要消除，要乍具體情況而定。如果產(chǎn)生冒險的組合電路，它所接負載對這些干擾脈沖不敏感，即不受毛刺的影響，可以不必消除；反之，則必須消除冒險現(xiàn)象。消

25、除冒險現(xiàn)象的方法很多，詳見有關教材。三、實驗設備1數(shù)字電子實驗箱 2.信號源（下組件） 3.示波器474LS00×2 74LS20×2四、實驗內(nèi)容1采用74LS00設計一個3人無棄權表決電路（多數(shù)贊成則提案通過）。2采用74LS00和74LS20設計一個四輸入端，三輸出端的比較電路。對二個無符號的二位二進制數(shù)進行比較，根據(jù)第一個數(shù)是否大于、等于、小于第二個數(shù)，使相應的三個輸出端中的一個輸出為“1”。實驗中只要求實現(xiàn)大于、或者小于的比較電路。74LS00四-2輸入與非門電路，其外引腳排列如圖3-2所示。3采用74LS00和74LS20設計一個四輸入端，二輸出端的報警電鎖，要求

26、：（1）鎖上共有A、B、C、D四個按鍵，當A、C、D三個按鍵同時按下（“1”）時，插入鑰匙能打開保險箱，且這時指示燈“正常工作”的綠燈亮；在未按規(guī)定按下按鍵時，防盜警鈴響，且指示“報警”的紅燈亮。（2）當不按任何按鍵時，兩輸出端均為“0”輸出。4競爭冒險現(xiàn)象的觀察與消除按圖3-3所示的電路接線，當B=C=1時，A輸入f=1MHz的方波信號，用示波器觀察輸出端F的波形，并作好記錄。然后，用添加校正項的方法消除冒險現(xiàn)象，畫出邏輯圖，并記錄波形。圖3-2 74LS00外引腳排列圖 圖3-3 “競爭冒險”實驗電路五、實驗報告根據(jù)實驗內(nèi)容，設計實驗電路，記錄實驗結(jié)果。六、實驗預習要求1復習組合邏輯電路的

27、設計方法。2復習教材中關于競爭冒險現(xiàn)象及其消除等內(nèi)容。 3根據(jù)實驗內(nèi)容要求設計出邏輯圖。實驗四 MSI數(shù)據(jù)選擇器及其應用一、實驗目的1. 熟悉中規(guī)模集成數(shù)據(jù)選擇器的邏輯功能及測試方法。2. 學習用集成數(shù)據(jù)選擇器進行邏輯設計。二、實驗原理數(shù)據(jù)選擇器是常用的組合邏輯部件之一。它由組合邏輯電路對數(shù)字信號進行控制來完成較復雜的邏輯功能。它有若干個數(shù)據(jù)輸入端D0、D1、，若干個控制輸入端A0、A1、和一個輸出端Y0。在控制輸入端加上適當?shù)男盘?，即可從多個輸入數(shù)據(jù)源中將所需的數(shù)據(jù)信號選擇出來，送到輸出端。使用時也可以在控制輸入端上加上一組二進制編碼程序的信號，使電路按要求輸出一串信號，所以它也是一種可編程

28、序的邏輯部件。中規(guī)模集成芯片74LS153為雙四選一數(shù)據(jù)選擇器，引腳排列如圖41所示，其中D0，D1，D2，D3為四個數(shù)據(jù)輸入端，Y為輸出端，A1，A2為控制輸入端(或稱地址端)同時控制兩個四選一數(shù)據(jù)選擇器的工作，G為工作狀態(tài)選擇端(或稱使能端)。74LS153的邏輯功能如表41所示，當1(=2)=1時電路不工作，此時無論A1、A0處于什么狀態(tài)，輸出Y總為零，即禁止所有數(shù)據(jù)輸出，當1(=2)=0時，電路正常工作，被選擇的數(shù)據(jù)送到輸出端，如A1A0=01，則選中數(shù)據(jù)D1輸出。 圖41 圖42 表41輸 入輸 出A1A0Y10 000×0011×01010D0D1D2D3當G=

29、0時，74LS153的邏輯表達式為 Y=D0+A0D1+A1D2+A0A1D3中規(guī)模集成芯片74LS151為八選一數(shù)據(jù)選擇器，引腳排列如圖42所示。其中D0D7為數(shù)據(jù)輸入端，Y（）為輸出端，A2、A1、A0為地址端，74LS151的邏輯功能如表42所示。邏輯表達式為Y=D0+A0D1+A1D2+A0A1D3+ A2D4+ A2A0D5+ A2 A1D6+ A2 A1A0 D7數(shù)據(jù)選擇器是一種通用性很強的中規(guī)模集成電路，除了能傳遞數(shù)據(jù)外，還可用它設計成數(shù)碼比較器，變并行碼為串行及組成函數(shù)發(fā)生器。本實驗內(nèi)容為用數(shù)據(jù)選擇器設計函數(shù)發(fā)生器。用數(shù)據(jù)選擇器可以產(chǎn)生任意組合的邏輯函數(shù)，因而用數(shù)據(jù)選擇器構成函

30、數(shù)發(fā)生器方法簡便，線路簡單。對于任何給定的三輸入變量邏輯函數(shù)均可用四選一數(shù)據(jù)選擇器來實現(xiàn)，同時對于四輸入變量邏輯函數(shù)可以用八選一數(shù)據(jù)選擇器來實現(xiàn)。應當指出，數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)時，要求邏輯函數(shù)式變換成最小項表達式，因此，對函數(shù)化簡是沒有意義的。 表42輸 入輸 出GA2 A1 A0Y1× × ×0100 0 0D000 0 1D100 1 0D200 1 1D301 0 0D401 0 1D501 1 0D601 1 1D7例：用八選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)F=AB+BC+CA寫出F的最小項表達式 F=AB+BC+CA=先將函數(shù)F的輸入變量A、B、C加到八選一的

31、地址端A2、A1、A0，再將上述最小項表達式與八選一邏輯表達式進行比較(或用兩者卡諾圖進行比較)不難得出D0=D1=D2=D4=0D3=D5=D8=D7=1圖43為八選一數(shù)據(jù)選擇器實現(xiàn)F=AB+BC+CA的邏輯圖。果用四選一數(shù)據(jù)選擇器實現(xiàn)上述邏輯函數(shù)，由于選擇器只有兩個地址端A1、A0，而函數(shù)F有三個輸入變量，此時可把變量A、B、C分成兩組，任選其中兩個變量(如A、B)作為一組加到選擇器的地址端，余下的一個變量(如C)作為另一組加到選擇器的數(shù)據(jù)輸入端，并按邏輯函數(shù)式的要求求出加到每個數(shù)據(jù)輸入端D0D7的C的值。選擇器輸出Y便可實現(xiàn)邏輯函數(shù)F。當函數(shù)F的輸入變量小于數(shù)據(jù)選擇器的地址端時，應將不同

32、的地址端及不用的數(shù)據(jù)輸入端都接地處理。三、實驗設備與器件1. 數(shù)字電子實驗箱2. 雙四選一數(shù)據(jù)選擇器74LS153×1 八選一數(shù)據(jù)選擇器74LS151×1 圖43 四、實驗內(nèi)容1. 測試74LS153雙四選一數(shù)據(jù)選擇器的邏輯功能地址端、數(shù)據(jù)輸入端、使能端接邏輯開關，輸出端接01指示器。按表41逐項進行功能驗證。2. 用74LS153實現(xiàn)下述函數(shù)(1)構成全加器全加器和數(shù)Sn及向高位進位數(shù)Cn的邏輯方程為 (2)構成三人表決電路按自己設計用四選一構成三人表決電路接線，測試邏輯功能記錄之。(3)構成函數(shù) 3. 測試74LS151八選一數(shù)據(jù)選擇器的邏輯功能按表42逐項進行功能驗證

33、。4. 用74LS151實現(xiàn)下述函數(shù)(1)三人表決電路按圖43接線并測試邏輯功能。(2) F=按自己設計電路進行實驗。五、實驗報告1. 總結(jié)74LS153和74LS151的邏輯功能2. 總結(jié)用數(shù)據(jù)選擇器構成全加器的優(yōu)點，并與實驗四進行比較；3. 論證自己設計各邏輯電路的正確性及優(yōu)缺點。六、預習要求1. 復習數(shù)據(jù)選擇器有關內(nèi)容。2. 設計用四選一數(shù)據(jù)選擇器實現(xiàn)三人表決電路。 畫出接線圖，列出測試表格。3. 設計用八選一數(shù)據(jù)選擇器實現(xiàn)三人表決電路。 畫出接線圖，列出測試表格。4. 設計用四選一實現(xiàn) 畫接線圖，列測試表格。5. 設計用八選一實現(xiàn)畫接線圖，列測試表格。 6. 怎樣用四選一數(shù)據(jù)選擇器構成

34、十六選一電路。實驗五 MSI譯碼器及其應用一、實驗目的1熟悉集成譯碼器的性能和使用方法。1 掌握用集成譯碼器設計組合邏輯電路的方法。二、實驗原理由輸出的狀態(tài)來表示輸入代碼邏輯組合的數(shù)字電路稱為譯碼器。譯碼器是組合邏輯電路的范例，可以說，所有組合電路都是某種類型的譯碼器。譯碼器在數(shù)字系統(tǒng)中應用很廣泛，不僅可將二進制或二十進制數(shù)碼進行一定的邏輯組合，從而獲得某種輸出，而且可組成數(shù)據(jù)分配器、信號檢測器、邏輯函數(shù)發(fā)生器等。圖5-1所示的是本實驗所用的3線8線譯碼器74LS138的外引腳排列圖，其邏輯功能如表5-1所示。 圖5-1 74LS138外引腳排列圖 表5-1 74LS138邏輯功能表輸 入輸

35、出S1S2+S3A2A1A0Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7× 1 × × ×0 × × × ×1 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1

36、1 1 1 1 0 1 1 1 1 1 1 1 1 0三、實驗儀器1數(shù)字電子實驗箱 2.信號源 3. 74LS138×2 74LS20×2四、實驗內(nèi)容1測試74LS138的邏輯功能，熟悉外引腳排列。2用74LS138組成4線16線譯碼器。3用74LS138實現(xiàn)八路數(shù)據(jù)分配器。4用74LS138作單“1”檢測器。要求當輸入三位二進制代碼X0X1X2中總共只有一個“1”時，輸出指示為“1”，否則指示為“0”。5用74LS138實現(xiàn)一位全加器。五預習要求1復習譯碼器的有關內(nèi)容，熟悉74LS138的功能和使用方法。2預習本次實驗的全部內(nèi)容，根據(jù)實驗內(nèi)容要求設計好實驗電路圖。3擬定實

37、驗步驟，設計好有關記錄表格。 實驗六 MSI加法器及其應用一、實驗目的1. 掌握半加器和全加器的邏輯功能及測試方法。2. 用中規(guī)模集成全加器74LS183構成三位并行加法電路。二、實驗原理在數(shù)字系統(tǒng)中, 經(jīng)常需要進行算術運算, 邏輯操作及數(shù)字大小比較等操作, 實現(xiàn)這些運算功能的電路是加法器。加法器是一種組合邏輯電路, 主要功能是實現(xiàn)二進制數(shù)的算術加法運算。半加器完成兩個一位二進制數(shù)相加, 而不考慮由低位來的進位。半加器邏輯表達式為 Cn=AnBn邏輯符號如圖61所示, An,Bn為輸入端, Sn為本位和數(shù)輸出端, Cn為向高位進位輸出端, 可以用與門和異或門實現(xiàn)半加器。 圖61 圖62全加器是

38、帶有進位的二進制加法器, 全加器的邏輯表達式為 邏輯符號如圖62所示, 它有三個輸入端An、Bn、Cn-1，Cn-1為低位來的進位輸入端，兩個輸出端Sn、Cn。實現(xiàn)全加器邏輯功能的方案有多種, 其中簡單的可以用與門、或門及異或門構成的全加器。中規(guī)模集成電路雙全加器74LS183引腳排列如圖63所示。實現(xiàn)多位二進制數(shù)相加有多種形式電路，其中比較簡單的一種電路是采用并行相加，逐位進位的方式。圖64所示為三位并行加法電路，能進行兩個三位二進制數(shù)A2、A1、Ao和B2、B1、Bo相加，最低位由于沒有來自更低位的進位，故采用半加器，如果把全加器的Cn-1端接地，即可作為半加器使用。作為一種練習，本實驗采

39、用異或門和與門作為半加器，并采用74LS183的二個一位全加器分別作為三位加法器中的次高位和最高位。它們的引腳排相同，故只給出74LS 08引腳圖，如圖65所示。本實驗采用的與門型號為2輸入四與門74LS08 或門型號為2輸入四或門74LS32 異或門型號為2輸入四異或門74LS86三、實驗設備及器件1. 數(shù)字電子實驗箱 2. 2 輸入四與門74LS08×1 2 輸入四或門74LS32×1 2 輸入四異或門74LS86×1 雙全加器74LS183×1四、實驗內(nèi)容1. 分別檢查74LS08、74LS32、74LS86的邏輯功能門的輸入端接邏輯開關，輸出端接

40、電平指標器。記錄之。2. 用74LS08及74LS86構成一位半加器按表61改變輸入端狀態(tài)，測試半加器的邏輯功能。記錄之。(此線路保留，下面要用)。3. 用74LS08、74LS86、及74LS32構成一位全加器。按表62改變輸入端狀態(tài)，測試全加器的邏輯功能。記錄之。4. 集成全加器74LS183邏輯功能測試輸入端接邏輯開關、輸出端接電平指示器，逐個測試兩個全加器的邏輯功能。記錄之。5. 三位加法電路參考圖64構成三位加法電路按表63改變加數(shù)和被加數(shù)，記錄相加結(jié)果。表61 表62 輸入輸 入輸 出AnBnCn-1SnCn000001010011100101110111輸出AoBoSoCo000

41、11011五、實驗報告1. 整理半加器、全加器實驗結(jié)果，總結(jié)邏輯功能。2. 對用74LS08、74LS86及74LS32構成的全加器與集成全加器74LS183進行比較。3. 討論三位加法電路實驗結(jié)果的正確性。六、預習要求1. 復習有關加法器部分內(nèi)容。2. 能否用其它邏輯門實現(xiàn)半加器和全加器？3. 本實驗三位加法電路是如何實現(xiàn)三位二進制數(shù)相加的？表63加數(shù)被加數(shù)相加結(jié)果A2A1AoB2B1BoC2S2S1So011010011100101110111111實驗七 觸發(fā)器一、實驗目的1. 掌握基本RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器和T觸發(fā)器的邏輯功能。2. 熟悉各類觸發(fā)器之間邏輯功能的相互轉(zhuǎn)換方法。

42、二、實驗原理觸發(fā)器是具有記憶功能的二進制信息存貯器件，是時序邏輯電路的基本單元之一。觸發(fā)器按邏輯功能可分RS、JK、D、T觸發(fā)器；按電路觸發(fā)方式可分為主從型觸發(fā)器和邊沿型觸發(fā)器兩大類。圖71所示電路由兩個“與非”門交叉耦合而成的基本RS觸發(fā)器，它是無時鐘控制低電平直接觸發(fā)的觸發(fā)器，有直接置位、復位的功能，是組成各種功能觸發(fā)器的最基本單元。基本RS觸發(fā)器也可以用兩個“或非”門組成，它是高電平直接觸發(fā)的觸發(fā)器。JK觸發(fā)器是一種邏輯功能完善，通用性強的集成觸發(fā)器，在結(jié)構上可分為主從型JK觸發(fā)器和邊沿型JK觸發(fā)器，在產(chǎn)品中應用較多的是下降邊沿觸發(fā)的邊沿型JK觸發(fā)器。JK觸發(fā)器的邏輯符號如圖72所示。它

43、有三種不同功能的輸入端，第一種是直接置位、復位輸入端，用和表示。在=0，=1或=0，=1時，觸發(fā)器將不受其它輸入端狀態(tài)影響，使觸發(fā)器強迫置“1”(或置“0”)，當不強迫置“1”(或置“0”)時，、都應置高電平。第二種是時鐘脈沖輸入端，用來控制觸發(fā)器觸發(fā)翻轉(zhuǎn)(或稱作狀態(tài)更新)，用CP表示(在國家標準符號中稱作控制輸入端，用C表示)，邏輯符號中CP端處若有小園圈，則表示觸發(fā)器在時鐘脈沖下降沿(或負邊沿)發(fā)生翻轉(zhuǎn)，若無小園圈，則表示觸發(fā)器在時鐘脈沖上升沿(或正邊沿)發(fā)生翻轉(zhuǎn)。第三種是數(shù)據(jù)輸入端，它是觸發(fā)器狀態(tài)更新的依據(jù)，用J、K表示。JK觸發(fā)器的狀態(tài)方程為本實驗采用74LS112型雙JK觸發(fā)器，是下

44、降邊沿觸發(fā)的邊沿觸發(fā)器，引腳排列如圖73所示。表71為其功能表。 D觸發(fā)器是另一種使用廣泛的觸發(fā)器，它的基本結(jié)構多為維阻型。D觸發(fā)器的邏輯符號如圖74所示。D觸發(fā)器是在CP脈沖上升沿觸發(fā)翻轉(zhuǎn)，觸發(fā)器的狀態(tài)取決于CP脈沖到來之前D端的狀態(tài)，狀態(tài)方程為Qn+1 =D 表71 表72輸 入輸 出輸 入輸 出 JKQn+1CPDQn+101×××1001××1010×××0110××0100×××jj00××jj11¯00Qn11­1

45、1011¯001011­00111¯010111¯×QnQn11¯11Qn11­××Qn注: ×¾¾任意態(tài); ¯¾¾高到低電平跳變 注: ­¾¾低到高電平跳變Qn(Qn) ¾¾現(xiàn)態(tài); ¾¾ 次態(tài) j¾¾不定態(tài) 本實驗采用74LS74型雙D觸發(fā)器, 是上升邊沿觸發(fā)的邊沿觸發(fā)器, 引腳排列如圖75所示。表72為其功能表。不同類型的觸發(fā)器對時鐘信號和數(shù)據(jù)信號的要求

46、各不相同, 一般說來, 邊沿觸發(fā)器要求數(shù)據(jù)信號超前于觸發(fā)邊沿一段時間出現(xiàn)(稱之為建立時間), 并且要求在邊沿到來后一繼續(xù)維持一段時間(稱之為保持時間)。對于觸發(fā)邊沿陡度也有一定要求(通常要求<100ns)。主從觸發(fā)器對上述時間參數(shù)要求不高, 但要求在CP=1期間, 外加的數(shù)據(jù)信號不容許發(fā)生變化,否則將導致觸發(fā)器錯誤輸出。在集成觸發(fā)器的產(chǎn)品中, 雖然每一種觸發(fā)器都有固定的邏輯功能, 但可以利用轉(zhuǎn)換的方法得到其它功能的觸發(fā)器。如果把JK觸發(fā)器的JK端連在一起(稱為T端)就構成T觸發(fā)器, 狀態(tài)方程為 在CP脈沖作用下, 當T=0時Qn+1=Qn, T=1時,Qn+1=。工作在T=1時的JK觸發(fā)

47、器稱為T¢觸發(fā)器, 即每來一個CP脈沖, 觸發(fā)器便翻轉(zhuǎn)一次。同樣，若把D觸發(fā)器的端和D端相連，便轉(zhuǎn)換成T¢觸發(fā)器。T和T¢觸發(fā)器廣泛應用于計算電路中。值得注意的是轉(zhuǎn)換后的觸發(fā)器其觸發(fā)方式仍不變。三、實驗儀器與器件 1. 數(shù)字電子實驗箱 2. 示波器 3. 雙JK觸發(fā)器74LS112×1 雙D觸發(fā)器74LS74×1 2輸入四與非門74LS00×1四、實驗內(nèi)容1. 測試基本RS觸發(fā)器的邏輯功能 按圖71用與非門74LS00構成基本RS觸發(fā)器 輸入端、接邏輯開關，輸出端Q、接電平指示器，按表73要求測試邏輯功能。記錄之。 表73Q11

48、74;00®11®010®1002. 測試雙JK觸發(fā)器74LS112邏輯功能1)測試、的復位、置位功能任取一只JK觸發(fā)器，、J、K端接邏輯開關，CP端接單次脈沖源，Q、端接電平指示器，按表73要求改變、 (J、K、CP處于任意狀態(tài))，并在=0（=1） 或=0(=1)作用期間任意改變J、K及CP的狀態(tài)，觀察Q、狀態(tài)，記錄之。2)測試JK觸發(fā)器的邏輯功能按表74要求改變J、K、CP端狀態(tài)，觀察Q、狀態(tài)變化，觀察觸發(fā)器狀態(tài)更新是否發(fā)生在CP脈沖的下降沿(即CP由1®0)，記錄之。 表74 表75JKCPQn+1 DCPQn+1Qn=0Qn=1Qn=0Qn=10

49、00®100®11®01®0010®110®11®01®0100®11®0110®11®0(3)將JK觸發(fā)器的J、K端連在一起，構成T觸發(fā)器。CP端輸入1Hz連續(xù)脈沖，用電平指示器觀察，Q端變化情況。CP端輸入1KHz連續(xù)脈沖，用雙蹤示波觀察CP、Q、的波形，注意相位和時間關系，描繪之。3. 測試雙D觸器74LS74的邏輯功能(1)測試、的復位、置位功能測試方法同實驗內(nèi)容2（1）(2)測試D觸發(fā)器的邏輯功能 按表75要求進行測試，并觀察觸發(fā)器狀態(tài)更新的是否發(fā)生在CP脈沖的上升沿(即由0®1)，記錄之。(3)將D觸發(fā)器的端與D端相連接，構成T¢觸發(fā)器。測試邏輯功能，測試方法同實驗內(nèi)容2、3，記錄之。(4)用JK觸發(fā)器將時鐘脈沖轉(zhuǎn)換成兩相時鐘脈沖。