數(shù)字電子技術(shù)組合邏輯電路ppt課件

1、第4章 組合邏輯電路 數(shù)字電子技術(shù)第4章 組合邏輯電路 龍翔第4章 組合邏輯電路 4.1 組合邏輯電路的分析方法組合邏輯電路的分析方法數(shù)字電路分類：組合邏輯電路和時(shí)序邏輯電路。數(shù)字電路分類：組合邏輯電路和時(shí)序邏輯電路。組合電路邏輯功能特點(diǎn)：任意時(shí)刻的輸出僅取決于該時(shí)刻的組合電路邏輯功能特點(diǎn)：任意時(shí)刻的輸出僅取決于該時(shí)刻的輸入，而與信號(hào)作用前電路原來的狀態(tài)無關(guān)；輸入，而與信號(hào)作用前電路原來的狀態(tài)無關(guān)；時(shí)序電路邏輯功能特點(diǎn)：任意時(shí)刻的輸出不僅取決于該時(shí)刻時(shí)序電路邏輯功能特點(diǎn)：任意時(shí)刻的輸出不僅取決于該時(shí)刻的輸入，而與信號(hào)作用前電路原來的狀態(tài)有關(guān)。的輸入，而與信號(hào)作用前電路原來的狀態(tài)有關(guān)。圖4-1

2、輸入、輸出組合邏輯電路的框圖第4章 組合邏輯電路 圖4-1中輸出變量與輸入變量之間可表示為： 組合電路的分析步驟： 1. 由已知的邏輯圖，寫出相應(yīng)的邏輯函數(shù)式；2.對(duì)函數(shù)式進(jìn)行化簡；3.根據(jù)化簡后的函數(shù)式列真值表，找出其邏輯功能。xxxfyxxxfyxxxfymnnmm,2121222111第4章 組合邏輯電路 例4-1試分析圖4-3所示電路的邏輯功能，并指出該電路的用途。 圖4-2 例4-1的邏輯圖第4章 組合邏輯電路 解：1.由邏輯圖，寫函數(shù)式：2.化簡得：3.列真值表：ABCCABCBABCAYCABCABY第4章 組合邏輯電路 4.2 組合邏輯電路的設(shè)計(jì)方法組合邏輯電路的設(shè)計(jì)方法組合電

3、路的設(shè)計(jì)分為：SSI設(shè)計(jì)和MSI設(shè)計(jì)，SSI設(shè)計(jì)的基本單元電路為門電路，MSI設(shè)計(jì)的基本單元電路為中規(guī)模集成電路。組合電路的設(shè)計(jì)步驟： 1. 進(jìn)行邏輯抽象；2. 寫出邏輯函數(shù)式；3. 選定設(shè)計(jì)所用器件的類型；4.化簡或變換；5.畫邏輯圖。第4章 組合邏輯電路 組合邏輯電路設(shè)計(jì)過程組合邏輯電路設(shè)計(jì)過程第4章 組合邏輯電路 例例4-2設(shè)計(jì)一個(gè)三變量的多數(shù)表決電路。當(dāng)輸入變?cè)O(shè)計(jì)一個(gè)三變量的多數(shù)表決電路。當(dāng)輸入變量中有兩個(gè)或兩個(gè)以上同意時(shí)，提議被通過；否量中有兩個(gè)或兩個(gè)以上同意時(shí)，提議被通過；否則，提議不被通過。則，提議不被通過。第4章 組合邏輯電路 解：1.進(jìn)行邏輯抽象：第4章 組合邏輯電路 2.寫

4、出邏輯函數(shù)式：3.選定器件類型為小規(guī)模集成電路的設(shè)計(jì)。 4.化簡得： 5.畫邏輯圖：ABCCABCBABCAYCABCABY第4章 組合邏輯電路 4.3 若干常用的組合邏輯電路若干常用的組合邏輯電路4.3.1 編碼器編碼器 編碼器是能夠?qū)崿F(xiàn)編碼功能的電路。編碼器是能夠?qū)崿F(xiàn)編碼功能的電路。 1 二進(jìn)制編碼器二進(jìn)制編碼器1二進(jìn)制普通編碼器二進(jìn)制普通編碼器 3位2進(jìn)制編碼器框圖第4章 組合邏輯電路 邏輯功能：將 編成000代碼，將 編成001代碼，依次類推，將 編成111代碼。表4-3 3位二進(jìn)制普通編碼器的功能表 I0I1I7第4章 組合邏輯電路 7654321076543210765432107

5、65432102765432107654321076543210765432101765432107654321076543210765432102IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY普通編碼器的邏輯表達(dá)式：753107632176542IIIIYIIIIYIIIIY化簡得：第4章 組合邏輯電路 3位二進(jìn)制普通編碼器的邏輯圖 圖圖4.3.2 3位二進(jìn)制編碼器位二進(jìn)制編碼器8線線3線編碼器）線編碼器）第4章 組合邏輯電路 表4-4 3位

6、二進(jìn)制優(yōu)先編碼器74LS148的功能表 2二進(jìn)制優(yōu)先編碼器第4章 組合邏輯電路 SIIIIIIIIIIYSIIIIIIIIYSIIIIY7656436421076543542176542優(yōu)先編碼器的邏輯表達(dá)式：SIIIIIIIIYS76543210YS擴(kuò)展端邏輯表達(dá)式SIIIIIIIISSIIIIIIIIYEX7654321076543210YEX擴(kuò)展端邏輯表達(dá)式第4章 組合邏輯電路 3位二進(jìn)制優(yōu)先編碼器的邏輯圖 第4章 組合邏輯電路 例4-3試用兩片74LS148實(shí)現(xiàn)一個(gè)16線-4線優(yōu)先編碼器，將 16個(gè)低電平信號(hào)編成11110000代碼。要求 優(yōu)先級(jí)最高。A15A0A15第4章 組合邏輯電

7、路 解：第4章 組合邏輯電路 4.3.2 譯碼器譯碼器譯碼器是能夠?qū)崿F(xiàn)譯碼功能的電路。1二進(jìn)制譯碼器1譯碼器74LS138 二極管與門陣列組成的3線-8線譯碼器三位二進(jìn)制譯碼器框圖第4章 組合邏輯電路 中規(guī)模集成3位二進(jìn)制譯碼器74LS138 第4章 組合邏輯電路 當(dāng) 時(shí)，控制端有效，輸出函數(shù)表達(dá)式為：01321SSS，AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY02701260125012401230122012101201第4章 組合邏輯電路 表4-5 中規(guī)模集成3線-8線譯碼器74LS138的功能表 第4章 組合邏輯電路 例4-4試用兩片74LS138實(shí)現(xiàn)一個(gè)4線-1

8、6線譯碼器，要求將4位二進(jìn)制代碼00001111分別譯成16個(gè)低電平信號(hào)。第4章 組合邏輯電路 解：第4章 組合邏輯電路 雙二-四譯碼器74LS139第4章 組合邏輯電路 第4章 組合邏輯電路 2顯示譯碼器顯示譯碼器:用于驅(qū)動(dòng)顯示器的譯碼器。七段半導(dǎo)體數(shù)碼管，是由七段獨(dú)立的發(fā)光二極管組成，通過這七段獨(dú)立的發(fā)光二極管的不同點(diǎn)亮組合，來顯示十個(gè)不同的數(shù)字。(a) 外形圖 (b)共陰極 (c) 共陽極 圖3-6 半導(dǎo)體數(shù)碼管 第4章 組合邏輯電路 表4-6 七段顯示譯碼器的真值表第4章 組合邏輯電路 寫函數(shù)式：化簡得：AAAAAAAAAAAAYAAAAAAAAAAAAAAAAYAAAAAAAAAAA

9、AAAAAAAAAAAAAYAAAAAAAAAAAAAAAAYAAAAYAAAAAAAAYAAAAAAAAAAAAY012301201233g0123012301230123f012301230123012301230123e0123012301230123d0123c01230123b012301230123aAAAAAAYAAAAAAAYAAAYAAAAAAAAAYAAAAAYAAAAAAAAYAAAAAAAAY012123g0112023f120e012012012d01223c01201213b13020123a第4章 組合邏輯電路 七段顯示譯碼器7448的邏輯圖 第4章 組合邏輯電路

10、 用七段顯示譯碼器7448直接驅(qū)動(dòng)共陰極的七段半導(dǎo)體數(shù)碼管的驅(qū)動(dòng)電路：圖3-8 七段顯示譯碼驅(qū)動(dòng)電路第4章 組合邏輯電路 ：稱為燈測(cè)試輸入端，低電平有效。當(dāng) =0時(shí)，數(shù)碼管顯示數(shù)字8，表明該數(shù)碼管正常工作；否則，數(shù)碼管不能正常顯示。數(shù)碼管正常顯示時(shí)，應(yīng)令端接高電平。 ：稱為滅零輸入端，低電平有效，用于將無效的零滅掉。 ：稱為消隱輸入/滅零輸出端，均為低電平有效。 LTLTRBIRBOBI第4章 組合邏輯電路 例4-6設(shè)計(jì)一個(gè)有滅零控制的10位數(shù)碼顯示系統(tǒng)，要求保留小數(shù)點(diǎn)后一位有效數(shù)字。解：第4章 組合邏輯電路 3. 用74LS138實(shí)現(xiàn)多輸出邏輯函數(shù)的步驟：a) 將待求函數(shù)式化成最小項(xiàng)和的形式

11、，并轉(zhuǎn)換成與非-與非式；b) 畫邏輯圖。例3-5試用74LS138實(shí)現(xiàn)多輸出邏輯函數(shù)：CBABCBAZCACBAZCBACABCBZ321第4章 組合邏輯電路 解：a)將待求函數(shù)式化成最小項(xiàng)和的形式：轉(zhuǎn)換成與非-與非式得：mmmmCBACABABCCBACBAABCBAZmmmCBABCACBACACBAZmmmmCBACABCBACBACBACABCBZ76504316521321mmmmmmmmZmmmmmmZmmmmmmmmZ7650765043143165216521321第4章 組合邏輯電路 b)畫邏輯圖：令 CABAAA012，第4章 組合邏輯電路 4.3.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器

12、數(shù)據(jù)選擇器：是能夠按照給定的地址將某個(gè)數(shù)據(jù)從一組數(shù)據(jù)中選出來的電路。1. 雙四選一數(shù)據(jù)選擇器74LS153圖4-9 雙四選一數(shù)據(jù)選擇器74LS153的邏輯圖第4章 組合邏輯電路 美國國家半導(dǎo)體公司美國國家半導(dǎo)體公司74HC153內(nèi)部結(jié)構(gòu)：內(nèi)部結(jié)構(gòu)：第4章 組合邏輯電路 美國菲利浦公司美國菲利浦公司74HC153內(nèi)部結(jié)構(gòu)：內(nèi)部結(jié)構(gòu)：第4章 組合邏輯電路 當(dāng) =0，即控制端有效時(shí)實(shí)現(xiàn)數(shù)據(jù)選擇功能，輸出邏輯函數(shù)式：S113012011010011SDAADAADAADAAY表4-7 雙四選一數(shù)據(jù)選擇器74LS153的真值表 第4章 組合邏輯電路 例4-7試用1個(gè)雙四選一數(shù)據(jù)選擇器74LS153接成1

13、個(gè)八選一數(shù)據(jù)選擇器。第4章 組合邏輯電路 第4章 組合邏輯電路 2.八選一數(shù)據(jù)選擇器74LS151圖4-9八選一數(shù)據(jù)選擇器74LS151的邏輯圖第4章 組合邏輯電路 Motorola 74HC151結(jié)構(gòu)圖：第4章 組合邏輯電路 其函數(shù)式：DAAADAAADAAADAAADAAADAAADAAADAAAY70126015012240123012201210120012 表3-8 八選一數(shù)據(jù)選擇器74LS151的真值表A2A1A0YY000D0D0001D1D1010D2D2011D3D3100D4D4101D5D5110D6D6111D7D7第4章 組合邏輯電路 3.用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)的步

14、驟：1變換。2畫邏輯圖。例3-8用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù) 。解：1變換：四選一數(shù)據(jù)選擇器的輸出函數(shù)式：令 ，并代入待求函數(shù)式得：CABCABZDAADAADAADAAY3012011010011BAAA01，10)(10010110010101100101011010011001AACAACAAAACAACAACAAAACAACAACAACAAAAACCAAACABCABZ第4章 組合邏輯電路 令所以可得：2畫邏輯圖：Y1Z 103210DCDCDD第4章 組合邏輯電路 4.3.4加法器加法器 半加：不考慮進(jìn)位直接把兩個(gè)二進(jìn)制數(shù)相加。半加：不考慮進(jìn)位直接把兩個(gè)二進(jìn)制數(shù)相加。全加：考慮低位來的

15、進(jìn)位，把兩個(gè)一位二進(jìn)制數(shù)及低位送來全加：考慮低位來的進(jìn)位，把兩個(gè)一位二進(jìn)制數(shù)及低位送來的進(jìn)位一起相加。的進(jìn)位一起相加。1一位半加器一位半加器 表表4-9 一位半加器的真值表一位半加器的真值表第4章 組合邏輯電路 由表3-14，可得出相應(yīng)的函數(shù)式為畫邏輯圖： BACBABABASii1iiiiiiii一位半加器的邏輯圖圖圖4.3.26 半加器得邏輯電路及邏輯符號(hào)半加器得邏輯電路及邏輯符號(hào)邏輯電路邏輯電路邏輯符號(hào)邏輯符號(hào)第4章 組合邏輯電路 一位半加器的邏輯符號(hào)： 圖3-11 一位半加器的邏輯符號(hào)2一位全加器 表4-10 一位全加器的真值表第4章 組合邏輯電路 化簡后的函數(shù)式為： 畫邏輯圖：CBB

16、ACACCBACBACBACBASiiiiii1iiiiiiiiiiiiii圖4-34 一位雙全加器74LS183的1/2邏輯圖第4章 組合邏輯電路 一位全加器的邏輯符號(hào)：圖4-12 一位全加器的邏輯符號(hào) 3串行進(jìn)位加法器圖4-13 四位串行進(jìn)位加法器的邏輯圖 第4章 組合邏輯電路 4. 超前進(jìn)位加法器超前進(jìn)位加法器iiiiiiCIBABACO)()(001011111111)()()()(CIPPPGPPPGPPGPGCIPGPGCIPGCOiiiiiiiiiiiiiiiiiiiiiiiiCIPGCO)(第4章 組合邏輯電路 4位超前進(jìn)位加法器74LS283圖圖4.3.29第4章 組合邏輯電

17、路 例例 設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，將十進(jìn)制的設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，將十進(jìn)制的8421碼轉(zhuǎn)換成余碼轉(zhuǎn)換成余3碼碼第4章 組合邏輯電路 第4章 組合邏輯電路 第4章 組合邏輯電路 4.3.5 數(shù)值比較器數(shù)值比較器數(shù)值比較器:能夠?qū)崿F(xiàn)兩個(gè)二進(jìn)制數(shù)的大小比較功能的電路。1一位數(shù)值比較器 表4-11 一位數(shù)值比較器的真值表寫函數(shù)式： BABAABBABAYYY）（）（）（BABABA第4章 組合邏輯電路 畫邏輯圖得： 一位數(shù)值比較器的邏輯圖圖圖4.3.33第4章 組合邏輯電路 24位數(shù)值比較器)(0011223300112233112233223333)()()()()()()()()()()(BABAI

18、BABABABABABABABABABABABABABAY)(0011223300112233112233223333)()()()()()()()()()()(BABAIBABABABABABABABABABABABABABAY)(00112233)()()()()(BABAIBABABABAY第4章 組合邏輯電路 第4章 組合邏輯電路 以兩片74LS85實(shí)現(xiàn)一個(gè)8位數(shù)值比較器的邏輯圖： 第4章 組合邏輯電路 圖4-16 8位數(shù)值比較器第4章 組合邏輯電路 4.4 組合邏輯電路中的競(jìng)爭(zhēng)組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象冒險(xiǎn)現(xiàn)象4.4.1 競(jìng)爭(zhēng)競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象的產(chǎn)生冒險(xiǎn)現(xiàn)象的產(chǎn)生競(jìng)爭(zhēng)：是指門電路的兩個(gè)輸入信號(hào)同時(shí)向相反的邏輯電平跳變的現(xiàn)象。冒險(xiǎn):是指由于競(jìng)爭(zhēng)的存在，在門電路的輸出端可能出現(xiàn)尖峰脈沖的現(xiàn)象。圖4-17 與門電路的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象第4章 組合邏輯電路 圖4-18或門電路的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象第4章 組合邏輯電路 4.4.2 競(jìng)爭(zhēng)競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象的判斷冒險(xiǎn)現(xiàn)象的判斷只有一個(gè)變量狀態(tài)發(fā)生變化情況，電路是否存在競(jìng)爭(zhēng)-冒險(xiǎn)的