專(zhuān)用集成電路設(shè)計(jì)-Ch1

1、專(zhuān)用集成電路設(shè)計(jì)專(zhuān)用集成電路設(shè)計(jì)專(zhuān)用集成電路設(shè)計(jì)專(zhuān)用集成電路設(shè)計(jì)課程介紹課程介紹v本課程與其它課程的關(guān)系本課程與其它課程的關(guān)系: :v數(shù)字電路設(shè)計(jì)數(shù)字電路設(shè)計(jì): : 電路板電路板( (包含芯片包含芯片) )v集成電路設(shè)計(jì)集成電路設(shè)計(jì): : 目標(biāo)芯片目標(biāo)芯片v設(shè)計(jì)方法設(shè)計(jì)方法v設(shè)計(jì)工具設(shè)計(jì)工具v測(cè)試方法測(cè)試方法v成本核算成本核算教材 CMOS集成電路設(shè)計(jì)基礎(chǔ) 第二版 孫肖子主編 高等教育出版社 2008年12月專(zhuān)用集成電路設(shè)計(jì)專(zhuān)用集成電路設(shè)計(jì)課程介紹課程介紹v課時(shí)分配：課時(shí)分配：4646學(xué)時(shí)（學(xué)時(shí)（3636學(xué)時(shí)課堂教學(xué)、學(xué)時(shí)課堂教學(xué)、2020學(xué)時(shí)上機(jī)學(xué)時(shí)上機(jī)實(shí)習(xí)）實(shí)習(xí)）v基本內(nèi)容學(xué)時(shí)分配：基本內(nèi)

2、容學(xué)時(shí)分配： 第一次課：概論第一次課：概論 第二次課：概論第二次課：概論 第三次課：集成電路工藝基礎(chǔ)及版圖設(shè)計(jì)第三次課：集成電路工藝基礎(chǔ)及版圖設(shè)計(jì) 第四次課：集成電路工藝基礎(chǔ)及版圖設(shè)計(jì)第四次課：集成電路工藝基礎(chǔ)及版圖設(shè)計(jì) 第五次課：第五次課：CMOS集成電路器件基礎(chǔ)集成電路器件基礎(chǔ) 第六次課：數(shù)字集成電路設(shè)計(jì)基礎(chǔ)第六次課：數(shù)字集成電路設(shè)計(jì)基礎(chǔ) 第七次課：數(shù)字集成電路設(shè)計(jì)基礎(chǔ)第七次課：數(shù)字集成電路設(shè)計(jì)基礎(chǔ) 第八次課：數(shù)字集成電路設(shè)計(jì)基礎(chǔ)第八次課：數(shù)字集成電路設(shè)計(jì)基礎(chǔ) 第九次課：數(shù)字集成電路系統(tǒng)設(shè)計(jì)第九次課：數(shù)字集成電路系統(tǒng)設(shè)計(jì) 第十次課：數(shù)字集成電路系統(tǒng)設(shè)計(jì)第十次課：數(shù)字集成電路系統(tǒng)設(shè)計(jì)專(zhuān)用集成

3、電路設(shè)計(jì)專(zhuān)用集成電路設(shè)計(jì)課程介紹課程介紹第十一次課：第十一次課：VHDL簡(jiǎn)介簡(jiǎn)介第十二次課：第十二次課：VHDL簡(jiǎn)介簡(jiǎn)介第十三次課：第十三次課：VHDL簡(jiǎn)介簡(jiǎn)介第十四次課：第十四次課：VHDL簡(jiǎn)介簡(jiǎn)介第十五次課：測(cè)試與可測(cè)性設(shè)計(jì)第十五次課：測(cè)試與可測(cè)性設(shè)計(jì)第十六次課：測(cè)試與可測(cè)性設(shè)計(jì)第十六次課：測(cè)試與可測(cè)性設(shè)計(jì)第十七次課：測(cè)試與可測(cè)性設(shè)計(jì)第十七次課：測(cè)試與可測(cè)性設(shè)計(jì)第十八次課：常用第十八次課：常用EDA工具簡(jiǎn)介工具簡(jiǎn)介v要求：要求：初步了解初步了解ASIC設(shè)計(jì)的全部過(guò)程及相關(guān)設(shè)計(jì)的全部過(guò)程及相關(guān)設(shè)計(jì)技術(shù)設(shè)計(jì)技術(shù)v考核方法：開(kāi)卷筆試與上機(jī)實(shí)習(xí)相結(jié)合考核方法：開(kāi)卷筆試與上機(jī)實(shí)習(xí)相結(jié)合第一章：概論第

4、一章：概論 什么是什么是專(zhuān)用集成電路專(zhuān)用集成電路 集成電路的發(fā)展歷程集成電路的發(fā)展歷程 專(zhuān)用集成電路（專(zhuān)用集成電路（ASIC）的設(shè)計(jì)要求）的設(shè)計(jì)要求 集成電路的分類(lèi)集成電路的分類(lèi) 專(zhuān)用集成電路的設(shè)計(jì)方法專(zhuān)用集成電路的設(shè)計(jì)方法第一章：概論第一章：概論一、什么是專(zhuān)用集成電路？一、什么是專(zhuān)用集成電路？ASIC pplication pecific ntegrated ircuit，意為專(zhuān)用集成電路，是面向特定用途或用戶而意為專(zhuān)用集成電路，是面向特定用途或用戶而專(zhuān)門(mén)設(shè)計(jì)的一類(lèi)集成電路。專(zhuān)門(mén)設(shè)計(jì)的一類(lèi)集成電路。第一章：概論第一章：概論 通用IC與ASIC的區(qū)別:每批生產(chǎn)量: 幾十片幾千片 1萬(wàn)片以上電路

5、設(shè)計(jì)者 用戶或用戶委托ASIC設(shè)計(jì)公司 廠家設(shè)計(jì)設(shè)計(jì)思想 面市快 芯片面積最小 設(shè)計(jì)方法q采用采用ASIC設(shè)計(jì)突出的優(yōu)點(diǎn)設(shè)計(jì)突出的優(yōu)點(diǎn)1.某些復(fù)雜電路系統(tǒng)只能采用某些復(fù)雜電路系統(tǒng)只能采用ASIC進(jìn)行設(shè)計(jì)進(jìn)行設(shè)計(jì)2.采用采用ASIC設(shè)計(jì)復(fù)雜電路系統(tǒng)具有極高的性能設(shè)計(jì)復(fù)雜電路系統(tǒng)具有極高的性能/價(jià)格比價(jià)格比3.能夠減少開(kāi)發(fā)時(shí)間能夠減少開(kāi)發(fā)時(shí)間,加快新產(chǎn)品的面世速度加快新產(chǎn)品的面世速度(Time-to-Market)4.提高系統(tǒng)的集成度提高系統(tǒng)的集成度,縮小印制板面積縮小印制板面積,降低系統(tǒng)降低系統(tǒng)的功耗的功耗5.提高了產(chǎn)品的可靠性提高了產(chǎn)品的可靠性,使產(chǎn)品易于生產(chǎn)和調(diào)試使產(chǎn)品易于生產(chǎn)和調(diào)試,降低了

6、維護(hù)成本降低了維護(hù)成本q國(guó)外國(guó)外ICIC發(fā)展現(xiàn)狀和趨勢(shì)發(fā)展現(xiàn)狀和趨勢(shì)1.當(dāng)前國(guó)際集成電路的加工水平為當(dāng)前國(guó)際集成電路的加工水平為0.09微米（微米（90納米）納米） 我國(guó)目前的水平為我國(guó)目前的水平為0.18微米，與國(guó)外相差微米，與國(guó)外相差23代代2.目前國(guó)內(nèi)外硅圓片加工直徑多為目前國(guó)內(nèi)外硅圓片加工直徑多為8英寸和英寸和12英寸，英寸，16和和18（450mm）英寸正在開(kāi)發(fā)當(dāng)中，預(yù)計(jì)）英寸正在開(kāi)發(fā)當(dāng)中，預(yù)計(jì)18英寸硅英寸硅片在片在2016年可望投入生產(chǎn)年可望投入生產(chǎn)3.集成電路擴(kuò)展新的應(yīng)用領(lǐng)域：微機(jī)電系統(tǒng)（集成電路擴(kuò)展新的應(yīng)用領(lǐng)域：微機(jī)電系統(tǒng)（MEMS） 微光機(jī)電系統(tǒng)、生物芯片、超導(dǎo)等微光機(jī)電系

7、統(tǒng)、生物芯片、超導(dǎo)等4.基礎(chǔ)研究的主要內(nèi)容是開(kāi)發(fā)新原理器件，包括：共基礎(chǔ)研究的主要內(nèi)容是開(kāi)發(fā)新原理器件，包括：共振隧穿器件（振隧穿器件（RTD）、單電子晶體管（）、單電子晶體管（SET）、量）、量子電子器件、分子電子器件等子電子器件、分子電子器件等二、集成電路的發(fā)展歷程二、集成電路的發(fā)展歷程v集成電路的出現(xiàn)集成電路的出現(xiàn)1947-19481947-1948年：公布了世界上第一支（點(diǎn)接觸）年：公布了世界上第一支（點(diǎn)接觸）晶體三極管晶體三極管標(biāo)志電子管時(shí)代向晶體管時(shí)代標(biāo)志電子管時(shí)代向晶體管時(shí)代過(guò)渡。因此過(guò)渡。因此19561956年美國(guó)貝爾實(shí)驗(yàn)室三人獲諾年美國(guó)貝爾實(shí)驗(yàn)室三人獲諾貝爾獎(jiǎng)貝爾獎(jiǎng)19501

8、950年：成功制出結(jié)型晶體管年：成功制出結(jié)型晶體管19521952年：英國(guó)皇家雷達(dá)研究所第一次提出年：英國(guó)皇家雷達(dá)研究所第一次提出“集成電路集成電路”的設(shè)想的設(shè)想19581958年：美國(guó)德克薩斯儀器公司制造出世界年：美國(guó)德克薩斯儀器公司制造出世界上第一塊集成電路（雙極型上第一塊集成電路（雙極型-1959-1959年公布）年公布）19601960年：制造成功年：制造成功MOSMOS集成電路集成電路v集成電路發(fā)展的特點(diǎn)：集成電路發(fā)展的特點(diǎn)：特征尺寸越來(lái)越?。ㄌ卣鞒叽缭絹?lái)越?。?.10um. 45nm、32nm）硅圓片尺寸越來(lái)越大（硅圓片尺寸越來(lái)越大（8inch12inch）芯片集成度越來(lái)越大（芯片

9、集成度越來(lái)越大（2000K）時(shí)鐘速度越來(lái)越高（時(shí)鐘速度越來(lái)越高（ 500MHz）電源電壓電源電壓/單位功耗越來(lái)越低（單位功耗越來(lái)越低（1.0V）布線層數(shù)布線層數(shù)/I/0引腳越來(lái)越多（引腳越來(lái)越多（9層層/1200）v摩爾定律（摩爾定律（Moores Law） 美國(guó)美國(guó)intel公司前總裁于公司前總裁于1960年總結(jié)出的有關(guān)集成電路年總結(jié)出的有關(guān)集成電路發(fā)展趨勢(shì)的著名預(yù)言，該預(yù)言直至今日依然準(zhǔn)確。其主要發(fā)展趨勢(shì)的著名預(yù)言，該預(yù)言直至今日依然準(zhǔn)確。其主要內(nèi)容是：內(nèi)容是：?jiǎn)纹瑔纹琁C芯片上可以集成晶體管的數(shù)量以年為單位呈現(xiàn)芯片上可以集成晶體管的數(shù)量以年為單位呈現(xiàn)指數(shù)規(guī)律發(fā)展，即集成度每年翻一番。指數(shù)

10、規(guī)律發(fā)展，即集成度每年翻一番。價(jià)格每?jī)赡晗陆狄话?。價(jià)格每?jī)赡晗陆狄话搿集成電路單片集成度和最小特征尺寸的發(fā)展曲線集成電路單片集成度和最小特征尺寸的發(fā)展曲線vIC在各個(gè)發(fā)展階段的主要特征數(shù)據(jù)在各個(gè)發(fā)展階段的主要特征數(shù)據(jù) 發(fā)展階段發(fā)展階段主要特征主要特征MSI(1966)LSI(1971)VLSI(1980)ULSI(1990)元件數(shù)元件數(shù)/芯片芯片102-103103-105105-107107-108特征線寬特征線寬(um)10-55-33-11速度功耗乘積速度功耗乘積(uj)102-1010-11-10-210-2柵氧化層厚度柵氧化層厚度(nm)120-100100-4040-1515-1

11、0結(jié)深結(jié)深(um)2-1.21.2-0.50.5-.020.2-.01芯片面積芯片面積(mm2)150Intels CPUYear of introductionTransistors4004 1971 2,2508008 1972 2,5008080 1974 5,0008086 1978 29,000286 1982 120,000386 processor 1985 275,000486 DX processor 1989 1,180,000Pentium processor 1993 3,100,000Pentium II processor 1997 7,500,000Pentium

12、 III processor 199924,000,000Pentium 4 processor 200042,000,000vIntel 公司公司CPU芯片集成度的發(fā)展芯片集成度的發(fā)展vIntel 公司第一代公司第一代CPU4004電路規(guī)模：電路規(guī)模：2300個(gè)晶體管個(gè)晶體管生產(chǎn)工藝：生產(chǎn)工藝：10um最快速度：最快速度：108KHzvIntel 公司公司CPU386TM電路規(guī)模：電路規(guī)模：275,000個(gè)晶個(gè)晶體管體管生產(chǎn)工藝：生產(chǎn)工藝：1.5um最快速度：最快速度：33MHzvIntel 公司公司CPUPentium 4電路規(guī)模：電路規(guī)模：4千千2百萬(wàn)個(gè)百萬(wàn)個(gè)晶體管晶體管生產(chǎn)工藝：生產(chǎn)工

13、藝：0.13um最快速度：最快速度：2.4GHz最新工藝 45nm、32 納米制造處理技術(shù) （英特爾英特爾 酷?？犷?i7-980X ）, 28nm (ALTERA Stratix V) 410/820 million transistors 速度：3.33GHzv集成電路今后的發(fā)展趨勢(shì)集成電路今后的發(fā)展趨勢(shì)在發(fā)展微細(xì)加工技術(shù)的基礎(chǔ)上，開(kāi)發(fā)超高速在發(fā)展微細(xì)加工技術(shù)的基礎(chǔ)上，開(kāi)發(fā)超高速度、度、 超高集成度的超高集成度的IC芯片。芯片。利用先進(jìn)工藝技術(shù)、設(shè)計(jì)技術(shù)、封裝技術(shù)和利用先進(jìn)工藝技術(shù)、設(shè)計(jì)技術(shù)、封裝技術(shù)和測(cè)試技術(shù)發(fā)展各種專(zhuān)用集成電路測(cè)試技術(shù)發(fā)展各種專(zhuān)用集成電路( (ASIC) )， 特別是開(kāi)

14、發(fā)更為復(fù)雜的片上系統(tǒng)特別是開(kāi)發(fā)更為復(fù)雜的片上系統(tǒng)( (SOC) )，不，不斷縮短產(chǎn)品上市時(shí)限，產(chǎn)品更新?lián)Q代的時(shí)間斷縮短產(chǎn)品上市時(shí)限，產(chǎn)品更新?lián)Q代的時(shí)間越來(lái)越短。越來(lái)越短。 三、專(zhuān)用集成電路（三、專(zhuān)用集成電路（ASIC）的設(shè)計(jì)要求）的設(shè)計(jì)要求v對(duì)對(duì)ASIC的主要設(shè)計(jì)要求為：的主要設(shè)計(jì)要求為：設(shè)計(jì)周期短（設(shè)計(jì)周期短（Time-to-Market）設(shè)計(jì)正確率高（設(shè)計(jì)正確率高（One-Time-Success）速度快速度快 低功耗、低功耗、 低電壓低電壓可測(cè)性好，成品率高可測(cè)性好，成品率高硅片面積小、硅片面積小、 特征尺寸小，價(jià)格低特征尺寸小，價(jià)格低v關(guān)于集成電路的關(guān)于集成電路的“速度速度”一般一般用

15、芯片的最大延遲表示芯片的工作速度。用芯片的最大延遲表示芯片的工作速度。速度計(jì)算公式：速度計(jì)算公式：式中：式中： Tpdo晶體管本征延遲時(shí)間；晶體管本征延遲時(shí)間； UL最大邏輯擺幅，即最大電源電壓；最大邏輯擺幅，即最大電源電壓； Cg扇出柵極電容（負(fù)載電容）；扇出柵極電容（負(fù)載電容）； Cw內(nèi)連線電容；內(nèi)連線電容； Ip晶體管峰值電流；晶體管峰值電流；由上式可見(jiàn)，由上式可見(jiàn)，晶體管本征延遲越小，內(nèi)連線電容和負(fù)載晶體管本征延遲越小，內(nèi)連線電容和負(fù)載電容越小，電源電壓越低、峰值電流越電容越小，電源電壓越低、峰值電流越大，則芯片的延大，則芯片的延遲時(shí)間就越小，工作速度將有很大提高。遲時(shí)間就越小，工作速

16、度將有很大提高。 p pg gwwL Lp pd do op pd dI IC CC CUUT TT Tv關(guān)于集成電路的關(guān)于集成電路的“功耗功耗”芯片的功耗與電壓、電流大小有關(guān)，與器件類(lèi)型、電路芯片的功耗與電壓、電流大小有關(guān)，與器件類(lèi)型、電路型式也關(guān)系密切。就型式也關(guān)系密切。就MOSMOS集成電路而言，集成電路而言， 有有NMOS電路、電路、 PMOS電路和電路和CMOS電路之分。電路之分。有比電路有比電路無(wú)比電路無(wú)比電路 注：注： 分壓比取分壓比取決于驅(qū)動(dòng)管和負(fù)決于驅(qū)動(dòng)管和負(fù)載管的寬長(zhǎng)比載管的寬長(zhǎng)比Co晶體管的輸出電容；晶體管的輸出電容；f信號(hào)頻率；信號(hào)頻率；UL電壓擺幅（電壓擺幅（=VDD

17、）v 關(guān)于集成電路的關(guān)于集成電路的“功耗功耗”功耗功耗： 靜態(tài)功耗：是指電路處于某一固定狀態(tài)時(shí)的功耗。靜態(tài)功耗：是指電路處于某一固定狀態(tài)時(shí)的功耗。 有比電路的靜態(tài)功耗：有比電路的靜態(tài)功耗： 無(wú)比電路的靜態(tài)功耗：無(wú)比電路的靜態(tài)功耗： 動(dòng)態(tài)功耗：是動(dòng)態(tài)功耗：是指電路在兩種狀態(tài)指電路在兩種狀態(tài)(“0”和和“1”)轉(zhuǎn)換時(shí)對(duì)電路轉(zhuǎn)換時(shí)對(duì)電路電容充放電所消耗的功率。電容充放電所消耗的功率。 無(wú)比電路的動(dòng)態(tài)功耗：無(wú)比電路的動(dòng)態(tài)功耗：由上可見(jiàn)，工作頻率越高由上可見(jiàn)，工作頻率越高( (或時(shí)鐘頻率越高或時(shí)鐘頻率越高) )，各種電容，各種電容越大，電源電壓越高，功耗越大。越大，電源電壓越高，功耗越大。 D DD D

18、p pd dQQUUI IP P0 0P Pd dQQ2Lowgd)UCCf(CPv關(guān)于集成電路的關(guān)于集成電路的“功耗功耗”速度功耗積速度功耗積 由于集成電路的功耗與其工作速度有著密切的關(guān)由于集成電路的功耗與其工作速度有著密切的關(guān)系，因此系，因此引入引入“速度功耗積速度功耗積”來(lái)表示速度與功耗的關(guān)系，來(lái)表示速度與功耗的關(guān)系，用信號(hào)周期表示速度，則速度功耗積為：用信號(hào)周期表示速度，則速度功耗積為：當(dāng)電源電壓當(dāng)電源電壓，電路電容一定時(shí)，若要速度高則功耗必然電路電容一定時(shí)，若要速度高則功耗必然大。大。 反之，功耗小則速反之，功耗小則速度必然低，二者乘積為常數(shù)。度必然低，二者乘積為常數(shù)。 2L2LdC

19、UUCff1PTv關(guān)于關(guān)于“價(jià)格價(jià)格”性能價(jià)格比是集成電路的一項(xiàng)關(guān)鍵指標(biāo)，如何降低集性能價(jià)格比是集成電路的一項(xiàng)關(guān)鍵指標(biāo)，如何降低集成電路的設(shè)計(jì)、生產(chǎn)與使用成本是非常重要的。成電路的設(shè)計(jì)、生產(chǎn)與使用成本是非常重要的。集成芯片的成本計(jì)算公式為：集成芯片的成本計(jì)算公式為：降低成本的措施：降低成本的措施： 批量大，總產(chǎn)量大批量大，總產(chǎn)量大 提高成品率提高成品率 提高每個(gè)大圓片上提高每個(gè)大圓片上 的芯片總數(shù)（盡量的芯片總數(shù)（盡量 縮小芯片尺寸縮小芯片尺寸） 原原片片上上芯芯片片數(shù)數(shù)（n n）成成品品率率（y y）大大園園片片加加工工成成本本：C C總總產(chǎn)產(chǎn)量量：N NR RE E）：C C設(shè)設(shè)計(jì)計(jì)成成本

20、本及及制制版版費(fèi)費(fèi)（N NT Tp pd dC C四、集成電路的分類(lèi)四、集成電路的分類(lèi)集成電路有如下幾種分類(lèi)方法：集成電路有如下幾種分類(lèi)方法：v 按功能分類(lèi)：按功能分類(lèi)： 數(shù)字集成電路數(shù)字集成電路 模擬集成電路模擬集成電路 數(shù)、模混合集成電路數(shù)、?；旌霞呻娐?v 按結(jié)構(gòu)形式和材料分類(lèi)：按結(jié)構(gòu)形式和材料分類(lèi)： 半導(dǎo)體集成電路半導(dǎo)體集成電路 膜集成電路膜集成電路（二次集成二次集成，分為薄膜和厚膜兩類(lèi)），分為薄膜和厚膜兩類(lèi)）v 按有源器件及工藝類(lèi)型分類(lèi)按有源器件及工藝類(lèi)型分類(lèi) 雙極集成電路（雙極集成電路（TTL,ECL, ,模擬模擬IC） MOS集成電路（集成電路（NMOS,PMOS,CMOS）

21、BiMOS集成電路集成電路雙極與雙極與MOS混合集成電路混合集成電路 v按集成電路的電路規(guī)模分類(lèi)按集成電路的電路規(guī)模分類(lèi) 小規(guī)模集成電路小規(guī)模集成電路(SSI) ：電路等效門(mén)：電路等效門(mén)：10100 中規(guī)模集成電路中規(guī)模集成電路(MSI)：電路等效門(mén)：電路等效門(mén)：1001K 大規(guī)模集成電路大規(guī)模集成電路(LSI) ：電路等效門(mén)：電路等效門(mén)：1K10K 超大規(guī)模集成電路超大規(guī)模集成電路(VLSI) ：電路等效門(mén)：電路等效門(mén)：10K100K 甚大規(guī)模集成電路甚大規(guī)模集成電路(ULSI) ：電路等效門(mén)：電路等效門(mén)：100K單個(gè)晶體管單個(gè)晶體管1959 1 （等效門(mén)）（等效門(mén)）單一邏輯門(mén)單一邏輯門(mén)19

22、60 =1多功能邏輯多功能邏輯 1962 210復(fù)雜邏輯模塊復(fù)雜邏輯模塊1964 10100 （SSI） 中等規(guī)模電路中等規(guī)模電路1967 1001000（MSI）大規(guī)模電路大規(guī)模電路1972 100010000（LSI）超大規(guī)模電路超大規(guī)模電路 1978 10000100000（VLSI）甚大規(guī)模電路甚大規(guī)模電路 1989 100000 （ULSI）片上系統(tǒng)片上系統(tǒng)2000 100000 （SOC） 有關(guān)的幾個(gè)縮略語(yǔ)：有關(guān)的幾個(gè)縮略語(yǔ)：SSI Small Scale IntegrationMSI Mediun Scale IntegrationLSI - Large Scale Integr

23、ationVLSI Very Large Scale IntegrationULSI Ultra Large Scale IntegrationSOC System On a Chipv 按生產(chǎn)目的分類(lèi)按生產(chǎn)目的分類(lèi) 通用集成電路通用集成電路（如如CPU、存儲(chǔ)器等、存儲(chǔ)器等） 專(zhuān)用集成電路（專(zhuān)用集成電路（ASIC）v 按實(shí)現(xiàn)方法分類(lèi)按實(shí)現(xiàn)方法分類(lèi) 全定制集成電路全定制集成電路 半定制集成電路半定制集成電路 可編程集成電路可編程集成電路全定制集成電路（全定制集成電路（Full-Csutom Design Approach）即在晶體管的層次上進(jìn)行每個(gè)單元的性能、面積的優(yōu)即在晶體管的層次上進(jìn)行每個(gè)單

24、元的性能、面積的優(yōu)化設(shè)計(jì)，每個(gè)晶體管的布局化設(shè)計(jì)，每個(gè)晶體管的布局/布線均由人工設(shè)計(jì)，并需要人布線均由人工設(shè)計(jì)，并需要人工生成所有層次的掩膜（一般為工生成所有層次的掩膜（一般為13層掩膜版圖）。層掩膜版圖）。 優(yōu)點(diǎn)：優(yōu)點(diǎn)： 所設(shè)計(jì)電路的集成度最高所設(shè)計(jì)電路的集成度最高 產(chǎn)品批量生產(chǎn)時(shí)單片產(chǎn)品批量生產(chǎn)時(shí)單片IC價(jià)格最低價(jià)格最低 可以用于模擬集成電路的設(shè)計(jì)與生產(chǎn)可以用于模擬集成電路的設(shè)計(jì)與生產(chǎn) 缺點(diǎn)：缺點(diǎn)： 設(shè)計(jì)復(fù)雜度高設(shè)計(jì)復(fù)雜度高/設(shè)計(jì)周期長(zhǎng)設(shè)計(jì)周期長(zhǎng) NRE費(fèi)用高費(fèi)用高 應(yīng)用范圍應(yīng)用范圍 集成度極高且具有規(guī)則結(jié)構(gòu)的集成度極高且具有規(guī)則結(jié)構(gòu)的IC（如各種類(lèi)型的存儲(chǔ)器芯片）（如各種類(lèi)型的存儲(chǔ)器芯片

25、） 對(duì)性能價(jià)格比要求高且產(chǎn)量大的芯片（如對(duì)性能價(jià)格比要求高且產(chǎn)量大的芯片（如CPU、通信、通信IC等）等） 模擬模擬IC/數(shù)模混合數(shù)?；旌螴C半定制集成電路（半定制集成電路（Semi-Custom Design Approach）即即設(shè)計(jì)者在廠家提供的半成品基礎(chǔ)上繼續(xù)完成最終設(shè)計(jì)者在廠家提供的半成品基礎(chǔ)上繼續(xù)完成最終的設(shè)計(jì)，只需要生成諸如金屬布線層等幾個(gè)特定層次的掩的設(shè)計(jì)，只需要生成諸如金屬布線層等幾個(gè)特定層次的掩膜。根據(jù)采用不同的半成品類(lèi)型，半定制集成電路包括門(mén)膜。根據(jù)采用不同的半成品類(lèi)型，半定制集成電路包括門(mén)陣列、門(mén)海和標(biāo)準(zhǔn)單元等。陣列、門(mén)海和標(biāo)準(zhǔn)單元等。 門(mén)陣列（門(mén)陣列（GA：Gate

26、Array）有通道門(mén)陣列：就是有通道門(mén)陣列：就是將預(yù)先制造完畢的邏輯門(mén)以一定陣列的形式排列在一將預(yù)先制造完畢的邏輯門(mén)以一定陣列的形式排列在一起，起，陣列間有規(guī)則布線通道，用以完成門(mén)與門(mén)之間的陣列間有規(guī)則布線通道，用以完成門(mén)與門(mén)之間的連接。未進(jìn)行連線的半成品硅圓片稱(chēng)為連接。未進(jìn)行連線的半成品硅圓片稱(chēng)為“母片母片”。 “母片母片”的示意圖：的示意圖：半定制集成電路（半定制集成電路（Semi-Custom Design Approach） 門(mén)海（門(mén)海（SOC：Sea-of-Gate）無(wú)通道門(mén)陣列：也是采用母片結(jié)構(gòu)，無(wú)通道門(mén)陣列：也是采用母片結(jié)構(gòu)，它可以將沒(méi)有利用的邏輯門(mén)作為布線區(qū)，而沒(méi)有指定固定的布

27、線通它可以將沒(méi)有利用的邏輯門(mén)作為布線區(qū)，而沒(méi)有指定固定的布線通道，以此提高布線的布通率道，以此提高布線的布通率并提供更大規(guī)模的集成度。并提供更大規(guī)模的集成度。 門(mén)陣列生產(chǎn)步驟門(mén)陣列生產(chǎn)步驟： （1）母片制造）母片制造 （2）用戶連接和金屬布線層制造）用戶連接和金屬布線層制造半定制集成電路（半定制集成電路（Semi-Custom Design Approach） 標(biāo)準(zhǔn)單元（標(biāo)準(zhǔn)單元（Standard-Cells）：）：是指將電路設(shè)計(jì)中可能經(jīng)常遇到的是指將電路設(shè)計(jì)中可能經(jīng)常遇到的基本邏輯單元的版圖按照最佳設(shè)計(jì)原則，遵照一定外形尺寸要求，基本邏輯單元的版圖按照最佳設(shè)計(jì)原則，遵照一定外形尺寸要求， 設(shè)

28、計(jì)好并存入單元庫(kù)中，需要時(shí)調(diào)用、拼接、布線。各基本單元的設(shè)計(jì)好并存入單元庫(kù)中，需要時(shí)調(diào)用、拼接、布線。各基本單元的版圖設(shè)計(jì)遵循版圖設(shè)計(jì)遵循“等高不等寬等高不等寬”的原則。的原則。 目前標(biāo)準(zhǔn)單元的單元集成度已經(jīng)達(dá)到目前標(biāo)準(zhǔn)單元的單元集成度已經(jīng)達(dá)到VLSI的規(guī)模，用這些單元作為的規(guī)模，用這些單元作為 “積木塊積木塊”，根據(jù)接口定義可以，根據(jù)接口定義可以“搭建搭建”成所需的功能復(fù)雜的電路。成所需的功能復(fù)雜的電路。單片價(jià)格單片價(jià)格：上漲上漲NRE費(fèi)用費(fèi)用：下降下降設(shè)計(jì)復(fù)雜度設(shè)計(jì)復(fù)雜度：下降下降可編程邏輯器件可編程邏輯器件這種器件實(shí)際上也是沒(méi)有經(jīng)過(guò)布線的門(mén)陣列電路，其這種器件實(shí)際上也是沒(méi)有經(jīng)過(guò)布線的門(mén)陣

29、列電路，其完成的邏輯功能可以由用戶通過(guò)對(duì)其可編程的邏輯結(jié)構(gòu)單完成的邏輯功能可以由用戶通過(guò)對(duì)其可編程的邏輯結(jié)構(gòu)單元（元（CLB）進(jìn)行編程來(lái)實(shí)現(xiàn)?？删幊踢壿嬈骷饕校┻M(jìn)行編程來(lái)實(shí)現(xiàn)。可編程邏輯器件主要有PAL、 CPLD、FPGA等幾種類(lèi)型，在集成度相等的情況下，其價(jià)等幾種類(lèi)型，在集成度相等的情況下，其價(jià)格昂貴，只適用于產(chǎn)品試制階段或小批量專(zhuān)用產(chǎn)品。格昂貴，只適用于產(chǎn)品試制階段或小批量專(zhuān)用產(chǎn)品。幾種集成電路類(lèi)型設(shè)計(jì)復(fù)雜度及費(fèi)用比較幾種集成電路類(lèi)型設(shè)計(jì)復(fù)雜度及費(fèi)用比較Full Custom Standard Cell Gate Array Programmable Logic Device不同產(chǎn)量

30、時(shí)成本與設(shè)計(jì)方法的關(guān)系不同產(chǎn)量時(shí)成本與設(shè)計(jì)方法的關(guān)系CPLD (Complex-PLD) PLD(Programmable Logic Device) PAL SPLD GAL EPLD CPLD: FPGA FPGA: Field Programmable Gate ArrayLMI/O ModulesFPGA結(jié)構(gòu) 可編程邏輯模塊 可編程I/O模塊 可編程連線五、專(zhuān)用集成電路的設(shè)計(jì)方法五、專(zhuān)用集成電路的設(shè)計(jì)方法vASIC設(shè)計(jì)有別于板級(jí)電路設(shè)計(jì)的主要方面設(shè)計(jì)有別于板級(jí)電路設(shè)計(jì)的主要方面設(shè)計(jì)層次不同設(shè)計(jì)層次不同所使用的設(shè)計(jì)所使用的設(shè)計(jì)/調(diào)試手段不同調(diào)試手段不同產(chǎn)品的最終結(jié)構(gòu)形式不同產(chǎn)品的最終結(jié)構(gòu)

31、形式不同開(kāi)發(fā)費(fèi)用開(kāi)發(fā)費(fèi)用/風(fēng)險(xiǎn)不同風(fēng)險(xiǎn)不同v成功成功ASIC設(shè)計(jì)所必備的條件設(shè)計(jì)所必備的條件ASIC電路設(shè)計(jì)人員對(duì)所設(shè)計(jì)的電路與系統(tǒng)有充分的理電路設(shè)計(jì)人員對(duì)所設(shè)計(jì)的電路與系統(tǒng)有充分的理解解,并且具備扎實(shí)的電路理論功底和豐富的實(shí)踐經(jīng)驗(yàn)并且具備扎實(shí)的電路理論功底和豐富的實(shí)踐經(jīng)驗(yàn)具有適當(dāng)高效的具有適當(dāng)高效的EDA輔助設(shè)計(jì)軟件并能夠熟練應(yīng)用輔助設(shè)計(jì)軟件并能夠熟練應(yīng)用有一整套完整可靠的設(shè)計(jì)方法和流程以確保設(shè)計(jì)中每有一整套完整可靠的設(shè)計(jì)方法和流程以確保設(shè)計(jì)中每一步驟的正確性一步驟的正確性電路設(shè)計(jì)人員與電路設(shè)計(jì)人員與ASIC生產(chǎn)廠家緊密配合生產(chǎn)廠家緊密配合vASIC的設(shè)計(jì)流程的設(shè)計(jì)流程如下頁(yè)圖所示：如下頁(yè)圖

32、所示：系統(tǒng)方案設(shè)計(jì)階段系統(tǒng)方案設(shè)計(jì)階段 需求分析需求分析技術(shù)文檔技術(shù)文檔 ASIC功能描述功能描述 輸入輸入/輸出信號(hào)定義及時(shí)序描述輸出信號(hào)定義及時(shí)序描述控制控制/狀態(tài)寄存器描述狀態(tài)寄存器描述 確定電路總體結(jié)構(gòu)形式確定電路總體結(jié)構(gòu)形式使用仿真工具使用仿真工具 計(jì)算機(jī)編程計(jì)算機(jī)編程/MATLAB SPW/COSSAP 確定電路最高確定電路最高/平均工作頻率，估算電路規(guī)模及功耗平均工作頻率，估算電路規(guī)模及功耗功耗估算：功耗估算： P = Cell * F-avg * KK = 0.75uW/MHz(3.3V Vdd) 0.30uW/MHz(2.0V Vdd)系統(tǒng)方案仿真系統(tǒng)方案仿真系統(tǒng)方案設(shè)計(jì)系統(tǒng)

33、方案設(shè)計(jì)N功能電路設(shè)計(jì)功能電路設(shè)計(jì)功能驗(yàn)證功能驗(yàn)證(Pre-Sim)N邏輯綜合邏輯綜合準(zhǔn)時(shí)序仿真準(zhǔn)時(shí)序仿真N布局布局/布線布線(Place & Rout)時(shí)序驗(yàn)證時(shí)序驗(yàn)證(Post-Sim)簽收簽收工程樣片生產(chǎn)工程樣片生產(chǎn)樣片工藝測(cè)試樣片工藝測(cè)試樣片系統(tǒng)測(cè)試樣片系統(tǒng)測(cè)試N量產(chǎn)量產(chǎn)系統(tǒng)方案設(shè)計(jì)階段系統(tǒng)方案設(shè)計(jì)階段 與可能的與可能的ASIC生產(chǎn)商聯(lián)系，交換必要的設(shè)計(jì)信息生產(chǎn)商聯(lián)系，交換必要的設(shè)計(jì)信息需要提供的設(shè)計(jì)信息需要提供的設(shè)計(jì)信息： 電源電壓（電源電壓（Vdd,Vss)I/O引腳數(shù)，電平形式，輸出電流引腳數(shù)，電平形式，輸出電流電路規(guī)模電路規(guī)模 / 功耗功耗最高工作頻率最高工作頻率RAM

34、 / FIFO描述描述封裝形式封裝形式 廠家的反饋信息廠家的反饋信息：推薦的生產(chǎn)工藝推薦的生產(chǎn)工藝NRE費(fèi)用費(fèi)用 / 樣片數(shù)量樣片數(shù)量 / 量產(chǎn)單價(jià)量產(chǎn)單價(jià) / 加工周期加工周期質(zhì)量保證質(zhì)量保證 / 技術(shù)支持技術(shù)支持/中介服務(wù)中介服務(wù) 確定生產(chǎn)工工藝，獲取相關(guān)文件確定生產(chǎn)工工藝，獲取相關(guān)文件 技術(shù)手冊(cè)，工藝庫(kù)文件（綜合庫(kù)，仿真庫(kù)），專(zhuān)用開(kāi)發(fā)工具技術(shù)手冊(cè)，工藝庫(kù)文件（綜合庫(kù)，仿真庫(kù)），專(zhuān)用開(kāi)發(fā)工具 （NEC：Open Cad, EPSON: Auklet）等）等功能電路設(shè)計(jì)功能電路設(shè)計(jì)/驗(yàn)證（驗(yàn)證（Pre-Sim）階段）階段 電路的設(shè)計(jì)電路的設(shè)計(jì)設(shè)計(jì)方法設(shè)計(jì)方法自頂向下設(shè)計(jì)（自頂向下設(shè)計(jì)（Top

35、-Down Design)獨(dú)立于工藝的設(shè)計(jì)輸入獨(dú)立于工藝的設(shè)計(jì)輸入功能模塊劃分功能模塊劃分設(shè)計(jì)原則設(shè)計(jì)原則同步設(shè)計(jì)同步設(shè)計(jì)時(shí)鐘信號(hào)的處理時(shí)鐘信號(hào)的處理/隔離異步時(shí)鐘隔離異步時(shí)鐘復(fù)位信號(hào)的處理復(fù)位信號(hào)的處理測(cè)試電路生成（測(cè)試電路生成（RAM） 設(shè)計(jì)驗(yàn)證（功能仿真）設(shè)計(jì)驗(yàn)證（功能仿真）測(cè)試激勵(lì)文件測(cè)試激勵(lì)文件功能仿真功能仿真PC：Model Sim, VCSiWorkstation: Verilog-XL,NC-Verilog 設(shè)計(jì)驗(yàn)證（設(shè)計(jì)驗(yàn)證（FPGA驗(yàn)證）驗(yàn)證）邏輯綜合邏輯綜合/仿真階段仿真階段 該階段僅在采用該階段僅在采用HDL語(yǔ)言描述輸入時(shí)存在，它要求設(shè)計(jì)描述必須語(yǔ)言描述輸入時(shí)存在，它要

36、求設(shè)計(jì)描述必須是可綜合的，且必須給綜合軟件加載有廠方提供的綜合工藝庫(kù)，結(jié)果是可綜合的，且必須給綜合軟件加載有廠方提供的綜合工藝庫(kù)，結(jié)果是是ASIC電路的網(wǎng)表文件電路的網(wǎng)表文件 綜合時(shí)的注意事項(xiàng)綜合時(shí)的注意事項(xiàng)綜合時(shí)必須確定相關(guān)工藝參數(shù)綜合時(shí)必須確定相關(guān)工藝參數(shù)采用自底向上分模塊，分層次進(jìn)行采用自底向上分模塊，分層次進(jìn)行注意綜合過(guò)程中的提示信息以及最終的統(tǒng)計(jì)報(bào)告注意綜合過(guò)程中的提示信息以及最終的統(tǒng)計(jì)報(bào)告采用的采用的EDA軟件軟件PC ：Sinpify,FPGA CompilerWorkstation: Synopsys ASIC Compiler 綜合后的仿真綜合后的仿真是一種準(zhǔn)時(shí)序仿真是一種準(zhǔn)

37、時(shí)序仿真需要給仿真器加載仿真模型庫(kù)和統(tǒng)計(jì)延遲文件需要給仿真器加載仿真模型庫(kù)和統(tǒng)計(jì)延遲文件(standard.sdf)邏輯綜合邏輯綜合/仿真階段仿真階段 基本的計(jì)算機(jī)輔助邏輯綜合流程圖：基本的計(jì)算機(jī)輔助邏輯綜合流程圖：布局布局/布線（布線（P&R）階段）階段物理設(shè)計(jì)物理設(shè)計(jì)該階段的工作在半定制設(shè)計(jì)時(shí)由該階段的工作在半定制設(shè)計(jì)時(shí)由ASIC的生產(chǎn)廠家的生產(chǎn)廠家負(fù)責(zé)負(fù)責(zé)。 前期準(zhǔn)備工作前期準(zhǔn)備工作將由綜合器生成的網(wǎng)表文件（將由綜合器生成的網(wǎng)表文件（.edf / .v / .vhd）送交由廠家）送交由廠家提供的專(zhuān)用設(shè)計(jì)軟件進(jìn)行電學(xué)規(guī)則（提供的專(zhuān)用設(shè)計(jì)軟件進(jìn)行電學(xué)規(guī)則（ERC ）檢查，以此確保網(wǎng)）

38、檢查，以此確保網(wǎng)表文件符合要求表文件符合要求生成符合廠方格式的電路網(wǎng)表文件生成符合廠方格式的電路網(wǎng)表文件(.vhd / .v)填寫(xiě)填寫(xiě)ASIC生產(chǎn)廠家提供的封裝及引腳定義文件生產(chǎn)廠家提供的封裝及引腳定義文件以草圖的形式提供主要功能模塊的布局，以供廠家參考以草圖的形式提供主要功能模塊的布局，以供廠家參考 P&R結(jié)束后，由廠方提供包含實(shí)際線延遲信息的延結(jié)束后，由廠方提供包含實(shí)際線延遲信息的延遲文件（遲文件（.sdf）布局布局/布線（布線（P&R）階段）階段物理設(shè)計(jì)物理設(shè)計(jì) 物理設(shè)計(jì)所作的工作：物理設(shè)計(jì)所作的工作： 平面規(guī)劃（平面規(guī)劃（Plan）：在芯片上規(guī)劃布置各個(gè)功能模塊）：在芯

39、片上規(guī)劃布置各個(gè)功能模塊的位置；的位置； 布局（布局（Place）：確定功能模塊中每個(gè)電路單元的位）：確定功能模塊中每個(gè)電路單元的位置；置； 布線（布線（Route）：連接電路中所有的信號(hào)連線；）：連接電路中所有的信號(hào)連線； 參數(shù)提?。▍?shù)提取（Parameter Extraction）：確定版圖中各）：確定版圖中各個(gè)節(jié)點(diǎn)處的寄生電容、電阻參數(shù)，它們對(duì)整個(gè)電路的個(gè)節(jié)點(diǎn)處的寄生電容、電阻參數(shù)，它們對(duì)整個(gè)電路的功能和性能有很大的影響；功能和性能有很大的影響； 布局后的仿真（布局后的仿真（Post-Sim）：加入有參數(shù)提取獲得的）：加入有參數(shù)提取獲得的各種寄生電學(xué)參數(shù)后，再次確證電路設(shè)計(jì)的正確性，各

40、種寄生電學(xué)參數(shù)后，再次確證電路設(shè)計(jì)的正確性，包括電學(xué)規(guī)則檢查、設(shè)計(jì)規(guī)則檢查和帶寄生參數(shù)的仿包括電學(xué)規(guī)則檢查、設(shè)計(jì)規(guī)則檢查和帶寄生參數(shù)的仿真等；真等； 形成標(biāo)準(zhǔn)的版圖數(shù)據(jù)文件形成標(biāo)準(zhǔn)的版圖數(shù)據(jù)文件CIF文件；文件；時(shí)序仿真（時(shí)序仿真（Post-Sim）階段）階段時(shí)序仿真是驗(yàn)證時(shí)序仿真是驗(yàn)證ASIC電路設(shè)計(jì)正確性最重要的一電路設(shè)計(jì)正確性最重要的一 環(huán)。用以模擬所設(shè)計(jì)的電路在實(shí)際環(huán)境中的工作情況。環(huán)。用以模擬所設(shè)計(jì)的電路在實(shí)際環(huán)境中的工作情況。 所需的文件所需的文件提交給廠方的電路網(wǎng)表文件（提交給廠方的電路網(wǎng)表文件（.v / .vhd)由廠方反饋的布線延遲文件（由廠方反饋的布線延遲文件（.sdf）測(cè)試激勵(lì)文件測(cè)試激勵(lì)文件 應(yīng)做的工作應(yīng)做的工作三種工作狀態(tài)（最佳三種工作狀態(tài)（最佳/正常正常/最差）的仿真最差）的仿真仿真結(jié)果