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文檔簡介

1、成都理工大學工程技術學院畢業(yè)論文基于DDS信號發(fā)生器的設計作者姓名:張 小 青專業(yè)名稱:電子信息工程指導教師:杜 曉 光 講師基于DDS信號發(fā)生器的設計摘要信號發(fā)生器又稱信號源或振蕩器,在生產實踐和科技領域中有著廣泛的應用。各種波形曲線均可以用三角函數方程式來表示。例如在通信、廣播、電視系統(tǒng)中,都需要射頻(高頻)發(fā)射,這里的射頻波就是載波,把音頻(低頻)、視頻信號或脈沖信號運載出去,就需要能夠產生高頻的振蕩器。在工業(yè)、農業(yè)、生物醫(yī)學等領域內,如高頻感應加熱、熔煉、淬火、超聲診斷、核磁共振成像等,都需要功率或大或小、頻率或高或低的振蕩器。本設計主要基于DDS(直接數字頻率合成)芯片AD9851

2、來產生正弦波和方波。其中信號的頻率可以通過按鍵來進行選擇,產生的波形可以顯示在示波器上。該信號源的工作頻率范圍是0Hz-70MHz,輸出頻率的精度可達到0.1Hz。并給出了設計的軟硬件的實現方案。關鍵字:DDS AD8951 正玄波 方波- IV -AbstractSignal generator is signal power or oscillator in production practice and science and technology has been widely used in the field. Various waveform curve can be expre

3、ssed by trigonometric function equations. For example in telecommunications, broadcasting and television systems, high-frequency radio frequency (need) emission, here is the carrier of radio frequency waves, video and audio (low) signals or carrying out the pulse signal, need to be able to produce h

4、igh-frequency oscillator. In industry, agriculture, biomedical fields, such as in high-frequency heating, smelting, quenching, ultrasonic diagnosis, nuclear magnetic resonance imaging, etc, all need power or big or small, high or low frequency or the oscillator.This design is mainly based on DDS (di

5、rect digital frequency synthesis) chip AD9851 to generate sine and square wave. Wherein the frequency of the signal can be selected through the button, the waveform generator may be displayed on the oscilloscope. The operating frequency range of the signal source is 0Hz-70MHz, the accuracy of the ou

6、tput frequency up to 0.1Hz. And the design of hardware and software implementations.Keywords: DDS ,AD8951 ,sine wave ,square wave.目錄(章標題,小二號,黑體,加粗,居中,頁號接上頁)(下面的目錄使用Word標題及目錄功能自動生成)摘要IAbstractII目錄III前言11 電子商務網站技術概述21.1 電子商務與電子商務網站21.2 網上商店簡介21.3 電子商務網站實現技術21.3.1 瀏覽器端開發(fā)技術31.3.2 Web服務器端開發(fā)技術31.3.3 網絡數據庫

7、技術32 網上商店43 網上書店分析與設計53.1 需求分析53.2 系統(tǒng)設計53.3 數據庫設計53.3.1 數據庫需求分析53.3.2 數據庫邏輯結構設計54 網上書店功能的JSP實現7總結8致謝10參考文獻11附件1 系統(tǒng)安裝說明12A1.1 JDK的安裝與配置12A1.2 Resin的安裝與配置12A1.3 數據庫的安裝12A1.4 數據庫的配置12附件2 系統(tǒng)操作說明13A2.1 如何進入系統(tǒng)13A2.2 系統(tǒng)中用戶名及密碼136前言DDS同 DSP(數字信號處理)一樣,是一項關鍵的數字化技術。DDS是直接數字式頻率合成器(Direct Digital Synthesizer)的英文

8、縮寫。與傳統(tǒng)的頻率合成器相比,DDS具有低成本、低功耗、高分辨率和快速轉換時間等優(yōu)點,廣泛使用在電信與電子儀器領域,是實現設備全數字化的一個關鍵技術。DDS技術已經越來越被廣泛的使用,同時該技術也正在發(fā)展之中這也是本設計的依據和緒論1.1課題研究的意義與作用1971年,美國學者j. Tierney等人撰寫的“A Digital Frequency Synthesizer”文中首次提出了以全數字技術,從相位概念出發(fā)直接合成所需波形的一種新的頻率合成原理。限于當時的技術和器件水平,它的性能指標尚不能與已有的技術相比,故未受到重視。近10年間,隨著微電子技術的迅速發(fā)展,直接數字頻率合成器(Direc

9、t Digital Frequency Synthesis簡稱DDS或DDFS)得到了飛速的發(fā)展,它以有別于其它頻率合成方法的優(yōu)越性能和特點成為現代頻率合成技術中的姣姣者。具體體現在相對帶寬寬、頻率轉換時間短、頻率分辨率高、輸出相位連續(xù)、可產生寬帶正交信號及其他多種調制信號、可編程和全數字化、控制靈活方便等方面,并具有極高的性價比。1.2 DDS的研究現狀與發(fā)展趨勢在頻率合成(FS, Frequency Synthesis)領域中,常用的頻率合成技術有模擬鎖相環(huán)、數字鎖相環(huán)、小數分頻鎖相環(huán)(fractional-N PLL Synthesis)等,直接數字合成(Direct Digital S

10、ynthesisDDS)是近年來新的FS技術。單片集成的DDS產品是一種可代替鎖相環(huán)的快速頻率合成器件。DDS是產生高精度、快速變換頻率、輸出波形失真小的優(yōu)先選用技術。DDS以穩(wěn)定度高的參考時鐘為參考源,通過精密的相位累加器和數字信號處理,通過高速D/A變換器產生所需的數字波形(通常是正弦波形),這個數字波經過一個模擬濾波器后,得到最終的模擬信號波形1。如圖1-1所示,通過高速DAC產生數字正弦數字波形,通過帶通濾波器后得到一個對應的模擬正弦波信號,最后該模擬正弦波與一門限進行比較得到方波時鐘信號。DDS系統(tǒng)一個顯著的特點就是在數字處理器的控制下能夠精確而快速地處理頻率和相位。除此之外,DDS

11、的固有特性還包括:相當好的頻率和相位分辨率(頻率的可控范圍達Hz級,相位控制小于0.09°),能夠進行快速的信號變換(輸出DAC的轉換速率300百萬次/秒)。這些特性使DDS在軍事雷達和通信系統(tǒng)中應用日益廣泛。其實,以前DDS價格昂貴、功耗大(以前的功耗達Watt級)、DAC器件轉換速率不高,應用受到限制,因此只用于高端設備和軍事上。隨著數字技術和半導體工業(yè)的發(fā)展,DDS芯片能集成包括高速DAC器件在內的部件,其功耗降低到mW級(AD9851在3.3v時功耗為650mW),功能增加了,價格便宜。因此,DDS也獲得廣泛的應用:現代電子器件、通信技術、醫(yī)學成像、無線、PCS/PCN系統(tǒng)、

12、雷達、衛(wèi)星通信。例如如何產生方波,如圖1-1方波輸出框圖。 圖1-1 方波輸出框圖1.3 DDS系統(tǒng)簡介1.3.1 DDS的基本原理DDS的基本原理是利用采樣定理,通過查表法產生波形。DDS的結構有很多種,其基本的電路原理可用圖1-2來表示。 圖1-2 DDS原理圖相位累加器由N位加法器與N位累加寄存器級聯構成。每來一個時鐘脈沖,加法器將頻率控制字與累加寄存器輸出的累加相位數據相加,把相加后的結果送至累加寄存器的數據輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產生的新相位數據反饋到加法器的輸入端,以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣,相位累加器在時鐘作用下,不斷對

13、頻率控制字進行線性相位累加。由此可以看出,相位累加器在每一個時鐘脈沖輸入時,把頻率控制字累加一次,相位累加器輸出的數據就是合成信號的相位,相位累加器的溢出頻率就是DDS輸出的信號頻率。 用相位累加器輸出的數據作為波形存儲器(ROM)的相位取樣地址,這樣就可把存儲在波形存儲器內的波形抽樣值(二進制編碼)經查找表查出,完成相位到幅值轉換。波形存儲器的輸出送到DA轉換器,DA轉換器將數字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量,以便輸出頻譜純凈的正弦波信號2。 DDS在相對帶寬、頻率轉換時間、高分辨力、相位連續(xù)性、正交輸出以及集成化等一系列性能指標方面

14、遠遠超過了傳統(tǒng)頻率合成技術所能達到的水平,為系統(tǒng)提供了優(yōu)于模擬信號源的性能。1.3.2DDS的性能特點(1)輸出頻率相對帶寬較寬 輸出頻率帶寬為50%s(理論值)。但考慮到低通濾波器的特性和設計難度以及對輸出信號雜散的抑制,實際的輸出頻率帶寬仍能達到40%s。 (2)頻率轉換時間短 DDS是一個開環(huán)系統(tǒng),無任何反饋環(huán)節(jié),這種結構使得DDS的頻率轉換時間極短。事實上,在DDS的頻率控制字改變之后,需經過一個時鐘周期之后按照新的相位增量累加,才能實現頻率的轉換。因此,頻率轉換的時間等于頻率控制字的傳輸時間,也就是一個時鐘周期的時間。時鐘頻率越高,轉換時間越短。DDS的頻率轉換時間可達納秒數量級,比

15、使用其它的頻率合成方法都要短數個數量級。 (3)頻率分辨率極高 若時鐘s的頻率不變,DDS的頻率分辨率就由相位累加器的位數決定。只要增加相位累加器的位數N即可獲得任意小的頻率分辨率。目前,大多數DDS的分辨率在Hz數量級,許多小于MHz甚至更小。 (4)相位變化連續(xù) 改變DDS輸出頻率,實際上改變的每一個時鐘周期的相位增量,相位函數的曲線是連續(xù)的,只是在改變頻率的瞬間其頻率發(fā)生了突變,因而保持了信號相位的連續(xù)性。 (5)輸出波形的靈活性 只要在DDS內部加上相應控制如調頻控制FM、調相控制PM和調幅控制AM,即可以方便靈活地實現調頻、調相和調幅功能,產生FSK、PSK、ASK和MSK等信號。另

16、外,只要在DDS的波形存儲器存放不同波形數據,就可以實現各種波形輸出,如三角波、鋸齒波和矩形波甚至是任意的波形。當DDS的波形存儲器分別存放正弦和余弦函數表時,既可得到正交的兩路輸出。 (6)其他優(yōu)點 由于DDS中幾乎所有部件都屬于數字電路,易于集成,功耗低、體積小、重量輕、可靠性高,且易于程控,使用相當靈活,因此性價比極高。1.3.3DDS的結構組成DDS 是由以下模塊組成:相位累加器、正弦查詢表、數模轉換器和低通濾波器。通常把 DDS 從頻率寄存器開始到波形存儲表的數字部分稱作數控振蕩器1.3.3.1相位累加器 DDS中包含相位累加器,其作用是對相位進行加法運算,令相位累加器的值為An,下

17、一周期記為An+i,那么: An+i=An+K (2-1) 由上式可見,A二為一等差數列,也即: An=nK+Aa (2-2)A0表示相位累加器的初始值。由以上的表達式可知,每過一個時鐘周期,相位累加器的內容就增加K。設相位累加器的初始為00.00,相位增量K的值為00.01,這時每經過一個時鐘周期,相位累加器都要加上00.01,若此累加器是32位的寬度,那么此相位累加器就需要2 32個時鐘周期才會溢出。若n取值32, M取值1,這樣得到的輸出信號的頻率等于時鐘頻率除以2320若M取值為2,輸出頻率就是原來的兩倍。由此可見,M的取值決定了輸出信號的相位變化,稱為相位增量控制字。設參考時鐘頻率為

18、fc,那么輸出正弦波的頻率為: f0=Mfc/2n若令n取32,那么其分辨率可達幾十億分之一。實際上,在DDS系統(tǒng)里,相位累加器的信息不會全部送至波形存儲器,通常取高K位。這樣大大地減少了查找表的規(guī)模,雖然舍去了一些位數會帶來一定的噪聲,但是這個噪聲的大小是完全可以接受的,真正的相位噪聲主要來源于參考時鐘信號。因此,為了減小噪聲,選擇一個高穩(wěn)定度的參考時鐘顯得尤為重要。1.3.3.2正選查詢表 正弦查詢表也即波形存儲器,是一種可編程的只讀存儲器,它以采樣編碼值來表示周期正弦信號,通過相位尋址正弦信號的幅度信息。其中,每個地址對應正弦波內的一個相位點。將相位控制字與相位寄存器的內容相加,得到的結

19、果作為地址對查詢表進行尋址,這樣便可找出其對應的正弦波幅度信息。該幅度信息也即量化振幅值。因此,這個查找表相當于一個相位/振幅變換器,它將相位累加器的相位信息映射成數字振幅信息,這個數字振幅值就作為D/A變換器的輸入。下面是正弦查詢表。 但這里需要注意兩個問題:是正弦波的幅度是有正負的,而DAC的輸出如表1以01為取值,故需加一位極性標記,在相位量等2時對DAC的輸出作極性變換為避免負電壓輸出,可輸出1+sin是表2的正弦幅度是對幅度為01的連續(xù)正弦信號的取值,可以是01之間的任何值,而DAC的輸出是量化的,在這里只有16種取值,可能存儲的只是這些值中取一個最接近所要求的值,這就必定會出現所謂

20、的“量化誤差”。不難想象,DAC的位數越多,量化誤差也就越小。以上說明中認為在ROM 中存儲了整周期的正弦函數表, 實際并不是必須的。比如,正負半周只是極性不同,取值是完全一樣的,所以只要存半個周期即可。又如,0/2 和/2-的取值是完全對稱的,只要將相位求其的補,就可求得其對稱的取值,因而只需存儲l/4周期的幅度碼即可當然同時還必須有象限的信息?!?0”為第象限, “01”為第象限,“10”了為第象限,“11”為第象限。相位碼的第一位就是極性標記,“0”了為正極性,“1”為負極性。以上舉例中相位碼是四位,實際應用中為減少相位量化噪聲,相位碼的位數要多得多, 相應ROM的存儲容量就很大。為減少

21、幅度量化噪聲,DAC的位數實際上也要多得多2 系統(tǒng)設計2.1指標要求本系統(tǒng)在以DDS技術為基礎,設計和實現一低雜散、低相噪、高穩(wěn)定度的信號發(fā)生器,具體指標要求為:工作頻率:1一10MHz雜散指標:-50dBc相位噪聲:<-90dBc / Hz10KHz分辨率0.1Hz頻率穩(wěn)定度:1 x10-6頻率捷變時間:小于l0us下面將依據以上提出的性能指標設計頻率合成器的整體方案。2.2總體方案分析信號發(fā)生模塊DDS模塊AD9851LCD液晶顯示電源模塊ARM94*4矩陣鍵盤 其中,ARM用來實現對整個系統(tǒng)的控制,通過 4*4 矩陣式鍵盤輸入信號的頻率和初始相位值,經ARM軟件程序處理后轉換為控制

22、字,通過串行數據模式送至 DDS 芯片,然后在 DDS 芯片的信號輸出端接一數模轉換器,最后通過一低通濾波器便可得到所需的高頻譜純度的正弦信號。將信號經采樣保持、模數轉換后送回至ARM芯片 ARM 中,通過軟件計算得出信號的頻率值及相位值,并在LCD1602 顯示出來。2.3AD9851 芯片的介紹本系統(tǒng)采用了美國模擬器件公司生產的高集成度產品 AD9851 芯片。AD9851 是在 AD9850 的基礎上,做了一些改進以后生成的具有新功能的 DDS 芯片。AD9851 相對于 AD9850 的內部結構,只是多了一個 6 倍參考時鐘倍乘器,當系統(tǒng)時鐘為 180MHz 時,在參考時鐘輸入端,只需

23、輸入 30MHz 的參考時鐘即可。AD9851 是由數據輸入寄存器、頻率/相位寄存器、具有 6 倍參考時鐘倍乘器的 DDS 芯片、10位的模/數轉換器、內部高速比較器這幾個部分組成。其中具有 6 倍參考時鐘倍乘器的 DDS 芯片是由 32 位相位累加器、正弦函數功能查找表、D/A 變換器以及低通濾波器集成到一起。這個高速 DDS 芯片時鐘頻率可達 180MHz, 輸出頻率可達 70 MHz,分辨率為 0.04Hz。AD9851采用28引腳的SSOP表面封裝,其引腳排列如圖3-5所示,各引腳定義如下:D0D7:8 位數據輸入口,可給內部寄存器裝入 40 位控制數據。PGND:6 倍參考時鐘倍乘器

24、地。PVCC:6 倍參考時鐘倍乘器電源。W-CLK:字裝入信號,上升沿有效。FQ-UD:頻率更新控制信號,時鐘上升沿確認輸入數據有效。FREFCLOCK:外部參考時鐘輸入。 CMOS/TTL 脈沖序列可直接或間接地加到 6 倍參考時鐘倍乘器上。在直接方式中,輸入頻率即是系統(tǒng)時鐘;在 6 倍參考時鐘倍乘器方式,系統(tǒng)時鐘為倍乘器輸出。 AGND:模擬地。AVDD:模擬電源(+5)。 DGND:數字地。 DVDD:數字電源(+5)。 RSET、DAC:外部復位連接端。 VOUTN:內部比較器負向輸出端。 VOUTP:內部比較器正向輸出端。 VINN:內部比較器的負向輸入端。 圖3-5 AD9851管

25、腳示意圖VINP:內部比較器的正向輸入端。DACBP:DAC 旁路連接端。 IOUTB: “互補”DAC 輸出。 IOUT:內部 DAC 輸出端。 RESET:復位端。低電平清除 DDS累加器和相位延遲器為 0Hz 和 0 相位,同時置數據輸入為串行模式以及禁止 6 倍參考時鐘倍乘器工作。2.4ARM920T的內部功能和特點ARM920T高緩存處理器是ARM9Thumb系列中高性能的32位ARM系統(tǒng)處理器。下面我們只了解ARM920TDMI。ARM920TDMI內核可執(zhí)行32位ARM及16位Thumb指令集。ARM920TDMI處理器是哈佛結構的,包括取值、譯碼、執(zhí)行、存儲及寫入的五級流水線。

26、ARM920T處理器主要特征如下。ARM9TDMI內核,ARMv4T架構。(1) 兩套指令集:ARM高性能32位指令集和Thumb高代碼密度16位指令集。(2) 5級流水線結構,即取指(F)、指令譯碼(D)、執(zhí)行(E)、數據存儲訪問(M)、寫寄存器(W)。(3) 16KB數據緩存和16KB指令緩存,即虛擬地址64路相關緩存,每線8W(字),正向及方向操作,偽隨機或循環(huán)置換,低功耗CAM,RAM設備。(4) 寫緩存:16W的數據緩存器,4地址的地址緩存,軟件控制消耗。標準的ARMv4存儲器管理單元(MMU):區(qū)域訪問許可,允許以1/4頁面大小對頁面進行訪問,16個嵌入域,64個輸入指令TLB及6

27、4個輸入數據TLB。8位、16位、32位的指令總線與數據總線。3.3 方案的可行性論證對于系統(tǒng)提出的相關指標,接下來進行如下分析: (1) 相位噪聲:本設計采用的DDS芯片AD9850的相位噪聲較小,當輸出為 1M-10MHz時,可以低到一120dBcHz10KHz,經PLL20倍頻,最終輸出的相位噪聲為: L0(10KHz)=-120+20log20=-118.699dBc/Hz10KHz (3-1) 高于所要求的-90dBcHz10KHz (2) 雜散抑制: 當DDS輸出在10MHz以下時,奈奎斯帶寬內的雜散指標為-67dBc,其對應的窄帶的雜散為-91dBc。而相對應寬帶的雜散會落在鎖相

28、環(huán)的環(huán)路帶寬之外,因此在頻譜圖主譜線的遠端其雜散水平小于-67dBc。而如果窄帶雜散落在鎖相環(huán)路帶寬內,將會增加20log64dB的雜散,從而其雜散值將達到-91+20log64=-55dBc,使其性能下降。(3) 頻率分辨率: AD9850在125MHz時鐘下工作時,根據公式f0=Mfc/2N可知,當M=1時,AD9850輸出最小頻率值,把N=32, fc=125MHzc代入計算,得 f 0.0291Hz 。此精度足可滿足要求。 (4) 頻率穩(wěn)定度: 頻率穩(wěn)定度由參考源決定。要選取高質量的溫補壓控晶體振蕩器來滿足指標。 通過以上分析可知所采取的方案是可行的。3系統(tǒng)硬件設計為了便于硬件系統(tǒng)的制

29、作與調試,本系統(tǒng)采用模塊化的設計思想,即把相關的電路做成相互獨立的模塊。本硬件系統(tǒng)包括信號產生與控制電路模塊、人機交互電路模塊、信號處理模塊、電源電路模塊等。下面將介紹各功能模塊及其電路的設計與實現。3.1信號的產生與控制電路模塊設計 3.1.1AD9850 電路設計AD9850 有串行寫入方式和并行寫入方式兩種。串行寫入方式的優(yōu)點是所用的 I/O 資源少,缺點是數據讀寫的速度較慢。并行寫入方式的優(yōu)點是數據讀寫快,缺點是占用更多的 I/O 資源。本系統(tǒng)控制核心是 ARM9,采用串行方式實現對AD9850 數據的寫入,通過人機接口電路如鍵盤電路及液晶顯示電路,從而實現系統(tǒng)電路。如圖 4.1 所示

30、。為了詳細介紹 AD9850 的用法,這里重點給出本系統(tǒng)中 ARM9 ARM與 AD9850 芯片連接電路,其中 R1=3.9k,R2=50,R3=25,ARM晶振選用 12 MHz,電容采用 20 pF 經典值。ARM采用 12 MHz 晶振時,它的高電平時間能夠滿足 AD9850 復位要求,故可將 AD9850 的復位端與ARM的復位端直接相連。 AD9850 有有 40 位控制字,其中 32 位是頻率控制位,5 位是相位控制位,1位是電源休眠控制位,2 位是工作方式選擇控制位28。在實際應用中,通常設置工作方式為 00,其它方式作為測試使用,可以按 1125°,225°

31、;,45°,90°或者采用其組合控制相位輸出29。 AD9850 有串行和并行兩種控制命令字寫入方式。其中串行方式采用 D7 作為數據輸入端,每次當 W_CLK 的上升沿來臨后,就把一個數據串行移入到輸入寄存器,當所有數據都移入后,FQ_UD 上升沿出現后便完成輸出信號頻率和相位的更新30。但要注意的是,此時數據輸入端的三個管腳不可懸空,其中 DO,D1 腳接高電平,D2 腳要接地。 3.1.2MCU 控制電路本系統(tǒng)以 ARM 作為控制核心,P0 口 8 個引腳通過排線與 4*4 矩陣鍵盤相連,根據按鍵的情況完成步進模式選擇、休眠和喚醒、步進加減等功能。P1.0P1.7 端

32、口用 8 芯排線連接到 1602 上的 7 到 14 腳上, P30 連 4 腳(RS), P31連 5 腳(RW),P30 連 6 腳(E),通過程序將頻率值、步進值顯示到 LCD1602上。P2 口與 AD9850 的 J5 口相連,進行串行控制,對 DDS 芯片寫入控制字,從而實現相應的頻率輸出。如圖 4.2 所示。圖 3.1 AD9850 電路原理圖圖 3.2 系統(tǒng)控制電路3.2人機交互電路模塊設計 3.2.1鍵盤輸入電路為了輸入數據、查詢和控制系統(tǒng)的工作狀態(tài),一般都設置有鍵盤,主要包括數字鍵、復位鍵和各種功能鍵。鍵盤是實現人機通信的開關矩陣,它由若干個按鍵構成,是ARM系統(tǒng)的輸入設備

33、之一。用戶可通過鍵盤實現人機通信。鍵盤分成編碼鍵盤和非編碼鍵盤,編碼鍵盤是用專門的硬件來識別按鍵,非編碼鍵盤是通過軟件來識別按鍵。非編碼鍵盤又分為行列式和獨立式兩種。本系統(tǒng)采用非編碼鍵盤。1、硬件圖 把ARM系統(tǒng)區(qū)域中的 P0.0P0.7 端口用 8 芯排線連接到“4X4 行列式鍵盤”區(qū)域中的 KEY10-KEY13、KEY20-KEY23 端口上;連線圖如圖 4.3 所示。2、 4×4 矩陣鍵盤識別處理 通過定義每個按鍵的行值和列值,再把它們組合起來,這就得到了每個按鍵的鍵碼。把鍵盤矩陣的行值和列值送至ARM的并行口,按鍵的一端通過一限流電阻送至 VCC,ARM通過程序送出一低電平

34、使其一端接地。通過鍵盤處理程序,判斷有沒有按鍵按下,具本是哪一個鍵按下,其對應的功能是什么。由于在鍵按下的一瞬間,按鍵存在抖動的情況,為了防止誤操作,在程序中必須進行去抖動處理。兩個并行口中,其中一個口輸出掃描碼,使按鍵逐行動態(tài)接地,另一個并行口讀入按鍵信息,由行掃描值和回饋信號共同形成鍵編碼而識別按鍵,通過軟件查表,查出該鍵的功能。 3.2.2液晶顯示電路在ARM系統(tǒng)中,要實現良好的人-機界面,除了需要鍵盤等輸入設備以外,一般 還配有顯示輸出設備。常用的顯示器有:發(fā)光二極管顯示器,簡稱 LED;液晶顯示器,簡稱 LCD。LED 顯示器和 LCD 顯示器具有結構簡單、成本低、配置靈活、與ARM

35、接口方便等特點。本系統(tǒng)采用 1602LCD 來顯示。1、1602LCD 簡介 1602 LCD 主要技術參數30: 顯示容量:16×2 個字符;芯片工作電壓:4.55.5V;工作電流:2.0mA(5.0V);模塊最佳工作電壓:5.0V;字符尺寸:2.95×4.35(W×H)mm。第 1 腳:VSS 為地電源。 第 2 腳:VDD 接 5V 正電源。 第 3 腳:VL 是液晶顯示偏壓,能實現對比度調整,當其接地時對比度達到最大值,增加電壓其對比度在逐漸減小,本電路通過加一個電位器來調節(jié)對比度。 第 4 腳:RS 是數據/命令選擇端,取值為 0 時選擇指令寄存器,取值

36、為 1 時選擇數據寄存器。 第 5 腳:R/W 為讀/寫選擇端,高電平時進行讀操作,低電平時 進行寫操作。當RS 和 R/W 共同為低電平時可以寫入指令或者顯示地址,當 RS 為低電平R/W 為高電平時可以讀忙信號,當 RS 為高電平 R/W 為低電平時可以寫入數據。 第 6 腳:E 端為使能端,當 E 端由高電平跳變成低電平時,液晶模塊執(zhí)行命令。 第 714 腳:D0D7 為 8 位雙向數據線。1602 液晶模塊的讀寫操作、屏幕和光標的操作都是通過指令編程來現的。 指令 1:清顯示,指令碼 01H,光標復位到地址 00H 位置。 指令 2:光標復位,光標返回到地址 00H。 指令 3:光標和

37、顯示模式設置 I/D:光標移動方向,高電平右移,低電平左移 S:屏幕上所有文字是否左移或者右移。高電平表示有效,低電平則無效。 指令 4:顯示開關控制。 D:控制整體顯示的開與關,高電平表示開顯示,低電平表示關顯示 C:控制光標的開與關,高電平表示有光標,低電平表示無光標。 B:控制光標是否閃爍,高電平閃爍,低電平不閃爍。 指令 5:光標或顯示移位 S/C:高電平時移動顯示的文字,低電平時移動光標。 指令 6:功能設置命令 DL:高電平時為 4 位總線,低電平時為 8 位總線 N:低電平時為單行顯示,高電平時雙行顯示 F: 低電平時顯示 5x7 的點陣字符,高電平時顯示 5x10 的點陣字符。

38、 指令 7:字符發(fā)生器 RAM 地址設置。 指令 8:DDRAM 地址設置。 指令 9:讀忙信號和光標地址 BF:為忙標志位,高電平表示忙,此時模塊不能接收命令或者數據,如果為低電平表示不忙。 指令 10:寫數據。 指令 11:讀數據。 2、硬件連線圖 把ARM系統(tǒng)區(qū)域中的 P1.0P1.7 端口用 8 芯排線連接到 1602 上的 7 到14 腳上,P30 連 4 腳, P31 連 5 腳,P30 連 6 腳。系統(tǒng)硬件連線如下圖 4.4 所示。3.3信號處理模塊信號處理電路要完成兩個方面的功能:一是有效的抑制噪聲干擾信號;二是對合成的幅值較低的信號進行放大。由于本系統(tǒng)要實現 10MHz 以下

39、的信號輸出,故采用低通濾波器濾除高次諧波,同時為了提高系統(tǒng)的穩(wěn)定性,考慮到目前市場上的集成寬頻放大器較多且技術較為成熟,最后確定采用集成放大器進行信號的放大。 3.3.1低通濾波器的設計(1)濾波器方案的選擇 AD9850 輸出的信號波形含有大量的諧波,并且呈階梯狀變化,為了輸出質量好的波形,必須用一個低通濾波器進行濾波31。根據不同的逼近原則、不同的衰減特性,選擇不同響應的濾波器,低通濾波器的頻率響應主要有三種:巴特沃斯型,切比雪夫型和橢圓型。 通帶和阻帶都平坦是巴特沃斯低通濾波器響應曲線的特點,但它不足是其過渡帶過于平緩,曲線下降緩慢;與此相應的是橢圓低通濾波器的通帶和阻帶都是抖動的,但其

40、優(yōu)點則是過渡帶下降迅速,過渡帶很窄32。而切比雪夫低通濾波器的通帶呈現等波紋抖動的特點,阻帶是平坦的,過渡帶比巴特沃斯稍陡。橢圓濾波器適用于需濾除頻率離通帶較近的情況?;谝陨戏治?,本系統(tǒng)選擇橢圓濾波器進行低通濾波。(2)低通濾波器的設計方案 低通濾波器的性能參數有輸入輸出阻抗、幅頻特性等,為了達到系統(tǒng)性能的要求,須根據參數選擇歸一化元件理論值,然后再去歸一化得出實際元件值,本系統(tǒng)所需低通濾波器的技術指標是: 3dB 截止頻率為發(fā) fc為 35MHz ,電阻 R1,R2為 100 歐;最低阻帶頻率為 42MHz ,通帶內紋波小于 0.2dB。圖3.5 低通濾波器3.3.2輸出放大電路由于 AD

41、9850 的輸出電壓比較小,約 2V 左右,為了得到 10V 左右的輸出,本系統(tǒng)采用寬頻帶放大器對信號進行功率放大。接下來將詳細介紹其電路參數的分析計算方法、利用 Multisim 軟件進行仿真的結果。系統(tǒng)功率放大電路如圖 4.7所示。1、 電路設計與分析OPA603 是電流反饋型寬頻帶運算放大器,-3dB 增益帶寬積達 160MHz,最大電流輸出達 150mA,轉換速度快,電源電壓為單路或者雙路輸入,范圍由-4.5V 變化到 18V33。完全滿足本系統(tǒng)的要求,因此 OPA603 可以用于本系統(tǒng)的寬頻放大模塊電路中。 圖 4.7 中 OPA603 構成了一個同相比例運算放大電路,放大倍數為Au

42、=1+R3/R1,R3 可以從 0 變化到 2K,所以放大倍數理論上可以達到 41,實際上電路已經進入正向飽和區(qū),輸出最大電壓。2、電路性能的 Multisim 仿真 在本系統(tǒng)的設計過程中,應用 Multisim 對電路參數進行了仿真分析,為硬件調試和測試莫定了基礎。測得電路的頻率響應如圖 4.8 所示,圖形上部是幅頻響應,圖形下部是相頻響應。由圖可見,上限頻率大于 10 MHz,低頻段內相移為 O。由于電壓增益受負反饋網絡控制,導致電路的通頻帶寬度與電路的增益有關,增益越高,頻帶越窄。3.4 電源電路設計 在本系統(tǒng)中用到了兩種電源:AT89S52 采用+5V 供電、信號放大模塊采用+12V

43、供電。硬件電路如下圖 4.9 所示:圖 4.9 電源電路如圖所示電路為輸出電壓+5V、+12V、輸出電流 1.5A 的穩(wěn)壓電源。它由電源變壓器,橋式整流電路 D1D4,濾波電容 C1、C3,防止自激電容 C2、C3 和固定式三端穩(wěn)壓器(7805)極為簡捷方便地搭成的。本電路的特點就是結構簡單,所用到的元器件都比較常見,遇到故障便于維修。3.5電路設計中注意的問題 由于 AD9850 模塊電路所有元器件都被安排在一塊較小的印刷電路板(PCB)上,元器件既有直插式,也有貼片式,通過的是高頻信號。為了使得系統(tǒng)能正常工作,避免高頻干擾的發(fā)生,在布線時須進行以下幾方面的處理。3.5.1 電源與接地的處理

44、 由于電網波動等因素的影響,電源線和地線上會產生噪聲電壓,印刷板上的電路存在電磁干擾,它不僅會導致電路工作不正常,還會產生較強的電磁輻射34。為了減小這些干擾,可以通過加濾波電容的方式來解決。通常在電路板的電源輸入端跨接 1000uF的電解電容,在 VCC 與電源地之間放置一個 01uF 的瓷片電容。地線與電源線加粗,為了減小地線的阻抗,盡量縮短走線長度。對于多層板,往往專門設置一層地平面,但多層板的成本較高。AD9850 電路采用在雙面板上作地線網格的方法能獲得幾乎相同的效果。 良好的接地對高頻電路來講尤為重要。為了減小地線電感,本印制板設計中采用的是多點接地法,來盡量增大接地面積,接地線盡

45、量短以減小電感。對于電路板上上下兩層的空余面積,可以采取地網鋪銅的形式,并在空處打幾個過孔使兩層的地網保持電平一致。3.5.2 數字電路與模擬電路的共地處理 本系統(tǒng) DDS 硬件電路是由數字電路和模擬電路混合構成的。由于系統(tǒng)有高頻信號輸出,因此在布線時就需要考慮數模電路之間互相干擾問題,特別是地線上的噪音干擾。數字電路的頻率高,模擬電路的敏感度強,對信號線來說,高頻的信號線盡可能遠離敏感的模擬電路器件,對地線來說,整個 PCB 對外界只有一個結點,所以必須在 PCB 內部進行處理數、模共地的問題,而在板內部數字地和模擬地實際上是分開的它們之間互不相連,只是在 PCB 與外界連接的接口處35。在

46、器件布局上采用模數分離的方式,模擬信號線盡量短,采用最短路徑到地的連接方式。采用專用芯片光電隔離器實現數模隔離,將數字和模擬部分完全分開,減小噪聲干擾。本系統(tǒng) AD9850 模塊采用多層布線方式,為了節(jié)省成本,減小生產工作量,采用了在電源層布線的工藝。因為最好是保留地層的完整性。像時鐘線這樣的高速開關信號盡量寬度增大,用地線屏蔽,避免把噪聲輻射到線路板其他部分,減小電磁輻射。避免在高速器件如 DDS 下方走線,以免把噪聲耦合到芯片內部。電路板底層和頂層的信號線的走線盡量相互正交。3.6本章小結本章闡述了基于DDS芯片AD9850的信號發(fā)生器硬件電路,并進行了具體的設計和實現,分成人機交互模塊、

47、信號處理電路模塊、控制電路模塊并對其進行了詳細的分析與論證。4 系統(tǒng)軟件設計4.1軟件的總體設計為了實現系統(tǒng)的技術指標,并且對系統(tǒng)進行相應的控制,給出系統(tǒng)程序流程圖 4.5 所示。 主要思路如下:首先初始化 AD9850,再通過鍵盤選擇頻率值,若其超出范圍,則本次輸入無效,若有效則將頻率值轉換為相應的控制字,最后送控制字至AD9850 數據寄存器中。 程序設計中要特別注意 AD9850 的時序要求,正確送出邏輯控制字,注意其刷新時鐘。通過寫端口寫入 AD9850 的控制字暫時寄存在 I/O 緩沖寄存器的控制字傳送到 AD9850 的 DDS 內核39開始網波動等因素的影響,電源線和地線上會產生

48、噪聲電壓,印刷板上的電路存將鍵值轉化為控制字在電磁干擾,它不僅會導致電路工作不正常,還會產生較強的電磁輻射34系統(tǒng)初始化。為了減小送控制字至AD9850這些干擾,可以通過加濾波電容的方式來解決。通常在電路板的電源輸入端跨接 1000uF送出W-CLK信號掃描鍵盤的電解電容,在 VCC 與電源地之間放置一個 01uF 的瓷片電容。地線與電源線加粗,是否超出范圍為了減小地線的阻抗,盡量縮短走線長度。 VY下一次輸入對于多層板,往往專門設置一V地平面,但多層板的成本較高。AD9850 電路采用在雙面板上作地線網格的方法能獲得幾乎相同的效果。 NY結束選擇AM9850的工作模式良好的接地對高頻電路來講

49、尤為重要。為了減小地線電感,本印制板設計中采用的是多點接地法,來盡量增大接地面積,接地線盡量短以減小。對于電路板上上下兩層的空余面積,可以采取地網鋪銅的形式,并在空處打幾個過孔使兩層的地網保持電平一致。 在本系統(tǒng)中用到了兩種電源:AT89S52 采用+5V 供電、信號放大模塊采用+12V 供電。硬件電路如下圖 4.9 所示:4.5.2 數字電路與模擬電路的共地處理 本系統(tǒng) DDS 硬件電路是由數字電路和模擬電路混合構成的。由于系統(tǒng)有高頻信號輸出,因此在布線時就需要考慮數模電路之間互相干擾問題,特別是地線上的噪音干擾。 數字電路的頻率高,模擬電路的敏感度強,對信號線來說,高頻的信號線盡可能遠離敏

50、感的模擬電路器件,對地線來說,整個 PCB 對外界只有一個結點,所以必須在 PCB 內部進行處理數、模共地的問題,而在板內部數字地和模擬地實際上是分開的它們之間互不相連,只是在 PCB 與外界連接的接口處35。在器件布局上采用模數分離的方式,模擬信號線盡量短,采用最短路徑到地的連接方式。采用專用芯片光電隔離器實現數模隔離,將數字和模擬部分完全分開,減小噪聲干擾。 本系統(tǒng) AD9850 模塊采用多層布線方式,為了節(jié)省成本,減小生產工作量,采用了在電源層布線的工藝。因為最好是保留地層的完整性。像時鐘線這樣的高速開關信號盡量寬度增大,用地線屏蔽,避免把噪聲輻射到線路板其他部分,減小電磁輻射。避免在高

51、速器件如 DDS 下方走線,以免把噪聲耦合到芯片內部。電路板底層和頂層的信號線的走線盡量相互正交。操作、屏幕和光標的操作都是通過指令編程來實現的。 指令 1:清顯示,指令碼 01H,光標復位到地址 00H 位置。 指令 2:光標復位,光標返回到地址 00H。 指令 3:光標和顯示模式設置 I/D:光標移動方向,高電平右移,低電平左移 S:屏幕上所有文字是否左移或者右移。高電平表示有效,低電平則無效。 指令 4:顯示開關控制。 D:控制整體顯示的開與關,高電平表示開顯示,低電平表示關顯示 C:控制光標的開與關,高電平表示有光標,低電平表示無光標。 B:控制光標是否閃爍,高電平閃爍,低電平不閃爍。

52、 指令 5:光標或顯示移位 S/C:高電平時移動顯示的文字,低電平時移動光標。 指令 6:功能設置命令 DL:高電平時為 4 位總線,低電平時為 8 位總線 N:低電平時為單行顯示,高電平時雙行顯示 F: 低電平時顯示 5x7 的點陣字符,高電平時顯示 5x10 的點陣字符。 指令 7:字符發(fā)生器 RAM 地址設置。 指令 8:DDRAM 地址設置。 指令 9:讀忙信號和光標地址 BF:為忙標志位,高電平表示忙,此時模塊不能接收命令或者數據,如果為低電平表示不忙。 指令 10:寫數據。 指令 11:讀數據。 2、硬件連線圖 把ARM系統(tǒng)區(qū)域中的 P1.0P1.7 端口用 8 芯排線連接到 16

53、02 上的 7 到14 腳上,P30 連 4 腳, P31 連 5 腳,P30 連 6 腳。系統(tǒng)硬件連線如下圖 4.4 所示。 第 15、16 腳:背光源正負極。eb服務器端開發(fā)語言,采用Tomcat作為Web服務器和JSP引擎,采用Access作為后臺網絡數據庫管理系統(tǒng)。本系統(tǒng)采用的技術方案為JSP +Tomcat+ Access,即使用JSP作為W總結(章標題,小二號,黑體,加粗,居中)(總結、致謝、參考文獻等均應另起一頁)論文首先簡要電子商務、電子商務網站,分析了電子商務網站的實現技術,包括客戶端技術、Web服務器端技術和網絡數據庫技術。然后論文討論了網上商店的構成,介紹了前臺系統(tǒng)、后臺系統(tǒng)的功能,及前臺顧客操作流程、會員操作流程、后臺管理流程及完整的購物流程。在前面兩個部分的基礎上,論文對網上商店進行了詳細的系統(tǒng)分析和設計,包括系統(tǒng)需求分析、運行環(huán)境分析、系統(tǒng)功能設計及模塊劃分、系統(tǒng)數據庫設計等。針對網上商店本身的特點和對系統(tǒng)的功能要求,作者選用Apache Tomcat作為Web服務器,選用JSP作為Web服務器端的主要開發(fā)工具,數據庫系統(tǒng)選用Access。論文最后詳細介紹了網上書店功能的全部實現細節(jié),包括運行平臺的配置,數據庫

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