淺談基于FPGA的電路設(shè)計

1、2021/8/141淺談基于淺談基于FPGA的電路設(shè)計的電路設(shè)計報告人：吳愛平報告人：吳愛平2005/11/132021/8/142lVHDL電路設(shè)計技術(shù)電路設(shè)計技術(shù) 國防工業(yè)出版社國防工業(yè)出版社lCPLD系統(tǒng)設(shè)計技術(shù)入門與應(yīng)用系統(tǒng)設(shè)計技術(shù)入門與應(yīng)用 電子工業(yè)出版社電子工業(yè)出版社l基于基于FPGA的嵌入式系統(tǒng)設(shè)計的嵌入式系統(tǒng)設(shè)計 西電出版西電出版lAltera FPGA/CPLD設(shè)計設(shè)計(基礎(chǔ)篇基礎(chǔ)篇) EDA先鋒工作室先鋒工作室l網(wǎng)站：網(wǎng)站： WWW.PLD.COM.CN WWW.EDACN.NET WWW.ALTERA.COM2021/8/143lFPGA概述概述l設(shè)計過程設(shè)計過程l注意事

2、項注意事項2021/8/144溫馨提示溫馨提示如果你打算如果你打算5年成為高手，你可能年成為高手，你可能2-3年就可以達到年就可以達到；如果你打算如果你打算1年成為高手，你可能年成為高手，你可能5年達不到。年達不到。 -梁肇新梁肇新2021/8/145匯報結(jié)束，敬請批評指正！匯報結(jié)束，敬請批評指正！2021/8/146l可編程器件發(fā)展歷程及現(xiàn)狀可編程器件發(fā)展歷程及現(xiàn)狀l內(nèi)部結(jié)構(gòu)及實現(xiàn)原理內(nèi)部結(jié)構(gòu)及實現(xiàn)原理l開發(fā)平臺開發(fā)平臺l硬件開發(fā)語言硬件開發(fā)語言2021/8/147可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改進的改進的

3、PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPC2000年年2021/8/148PLD發(fā)展歷程及現(xiàn)狀發(fā)展歷程及現(xiàn)狀 FPGA（Field Programmable Gates Array） CPLD （Complex Programmable Logic Device）2021/8/149三大公司三大公司全球最主要的可編程邏輯器件廠商全球最主要的可編程邏輯器件廠商AlteraXilinxLattice2021/8/14102005年第1季度（13月）結(jié)算 公司名稱公司名稱 銷售額銷售額 每股凈盈虧每股凈盈虧 （美元）

4、（美元） 與上年同期相比 GAAP （含相當） Pro Forma Xilinx, Inc. 3億9100萬 -3 0.19 Altera Corp. 2億6480萬 9 0.17 Lattice Semiconductor Corp. 5130萬 -13 -0.10 -0.06 Actel Corp. 4400萬 4 0.06 0.08 QuickLogic Corp. 1250萬 21 0.03 0.03 主要PLD/FPGA廠商2005年一季度銷售額和盈利狀況表 2021/8/1411ALTERA公司器件簡介公司器件簡介早期器件：早期器件：FLEX10 K LC84 TC144 BC35

5、6 FLEX10KA TC100 BC356 ACEX1K 1K10 1K30 1K50 MAX7000 EPM7128主流器件：主流器件： MAX II EPM240 570 1270 Cyclone EP1C3 4 6 12 20 Stratix EP1S10 20 25 30 下一代器件：下一代器件： CycloneII EP2C5 8 20 35 50 70 Stratix II EP2S15 30 60 90 1302021/8/1412XiLinx公司器件簡介公司器件簡介早期器件：早期器件：XC3000 XC4000 XC9500 XC9536，XC9572，XC95144 主流器

6、件：主流器件：XC9500XL XC9536XL,72XL Spartan 3/3L XC3S50,200,400 Virtex II XC2V40,80,250下一代器件：下一代器件：Spartan 3E XC3S100E,250E Virtex-4 LX 4VLX15,25,40,60 SX 4VSX25,35,55 FX 4VFX122021/8/1413Lattice公司器件簡介公司器件簡介早期器件：早期器件：isp1000/2000/5000/8000 ispLSI1016,1024,1032,1048主流器件：主流器件：ispMACH4000 V/B/Z ispMACH4032V,

7、64V,128V,256V ispMACH4032B,64B,128B,256B ispMACH4032Z,64Z,128Z,256Z Lattice EC/ECP EC1,EC3,EC6/ECP6,EC15/ECP152021/8/1414代理商代理商ALTERA公司公司 駿龍駿龍(Cytech) 艾睿艾睿(Arrow)時代益華時代益華(Achieva)富昌富昌(Future)文曄文曄(Wintech)XiLinx公司公司 盈豐盈豐（ Insight）和安富利）和安富利（AVNET ）Lattice公司公司 金龍電子金龍電子 威建實業(yè)威建實業(yè) 彥陽科技彥陽科技2021/8/1415輸入緩沖電

8、路與陣列或陣列輸出緩沖電路輸入輸出基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖2021/8/1416內(nèi)部結(jié)構(gòu)及實現(xiàn)原理內(nèi)部結(jié)構(gòu)及實現(xiàn)原理 蘭蘭 色：邏輯陣列塊色：邏輯陣列塊 紅色：連線資源紅色：連線資源 黃色：輸入輸出塊黃色：輸入輸出塊 2021/8/1417l基于乘積項基于乘積項(Product-Term)l基于查找表基于查找表(Look-Up-Table)2021/8/1418基于乘積項基于乘積項 2021/8/1419基于查找表基于查找表 2021/8/1420l結(jié)構(gòu)不同結(jié)構(gòu)不同l工藝不同工藝不同l集成度集成度l掉電情況掉電情況l配置電路配置電路lTpd時間時間lPOR時間時間2021

9、/8/1421主要開發(fā)平臺主要開發(fā)平臺 Altera公司公司 MAX PLUS II QUARTUS II開發(fā)工具開發(fā)工具 Xilinx公司公司 Foundation ISE Lattice公司公司 ispLEVER ispDesignEXPERNT 2021/8/1422lModleSimlActive HDLlSynplify/ Synplify ProlDebussylIP CorelSOPC BuilderlDSP Builder2021/8/1423lABELlAHDLlVerilog lVHDLlsystemC和和Handle-C2021/8/1424ABEL 這是一種早期的硬件描

10、述語言。支持邏這是一種早期的硬件描述語言。支持邏輯電路的多種表達形式，其中包括邏輯方程輯電路的多種表達形式，其中包括邏輯方程，真值表和狀態(tài)圖。，真值表和狀態(tài)圖。 ABEL語言從早期可編語言從早期可編程邏輯器件（程邏輯器件（PLD）的設(shè)計中發(fā)展而來的設(shè)計中發(fā)展而來ABEL-HDL被廣泛用于各種可編程邏輯器件被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計。的邏輯功能設(shè)計。 如如GAL GAL 、LatticeispEXPERT,XilinxLatticeispEXPERT,Xilinx的的FOUNDATIONFOUNDATION和和WEBPACKWEBPACK等等EDAEDA軟件中。從長遠軟件中。從長

11、遠來看，來看，ABEL-HDLABEL-HDL只會在較小的范圍內(nèi)繼續(xù)存只會在較小的范圍內(nèi)繼續(xù)存在。在。 2021/8/1425AHDL ALTERA公司發(fā)明的公司發(fā)明的HDL,特點是非常特點是非常易學易用，學過高級語言的人可以在很短易學易用，學過高級語言的人可以在很短的時間（如幾周）內(nèi)掌握的時間（如幾周）內(nèi)掌握AHDL。 缺點缺點 ：移植性不好，通常只用于：移植性不好，通常只用于ALTERA自己的開發(fā)系統(tǒng)。自己的開發(fā)系統(tǒng)。2021/8/1426Verilog Verilog HDLVerilog HDL就是在應(yīng)用最廣泛的就是在應(yīng)用最廣泛的C C語言的基礎(chǔ)語言的基礎(chǔ)上發(fā)展起來的一種件描述語言。上

12、發(fā)展起來的一種件描述語言。19901990年年CADENCECADENCE公司公司公開發(fā)表了公開發(fā)表了Verilog HDL,Verilog HDL,并成立并成立LVILVI組織以促進組織以促進Verilog HDLVerilog HDL成為成為IEEEIEEE標準，即標準，即IEEE Standard IEEE Standard 1364-19951364-1995。特點：特點： 1、語法自由、語法自由 2、國內(nèi)資料相對較少、國內(nèi)資料相對較少 3、IC設(shè)計中，設(shè)計中，90%的公司使用的公司使用 4、可以利用、可以利用EDA工具進行邏輯綜合和優(yōu)化工具進行邏輯綜合和優(yōu)化 2021/8/1427V

13、HDL 全稱：全稱： Very-High-Speed Integrated Circuit Very-High-Speed Integrated Circuit HardwareDescription LanguageHardwareDescription Language 誕生于誕生于19821982年。年。19871987年底，年底，VHDLVHDL被被IEEEIEEE和美國國和美國國防部確認為標準硬件描述語言防部確認為標準硬件描述語言 。 有有IEEE-1076IEEE-1076和和IEEEIEEE標準的標準的1076-19931076-1993版本。版本。 特點：特點： 1 1、發(fā)展較

14、早，語法嚴格發(fā)展較早，語法嚴格 2、可以利用可以利用EDA工具進行邏輯綜合和優(yōu)化工具進行邏輯綜合和優(yōu)化 3、VHDL豐富的仿真語句和庫函數(shù)豐富的仿真語句和庫函數(shù)2021/8/1428l軟件設(shè)計軟件設(shè)計 下載板下載板(線線)的制作的制作l硬件設(shè)計硬件設(shè)計 用戶板的制作用戶板的制作2021/8/1429軟件設(shè)計流程軟件設(shè)計流程設(shè)計輸入設(shè)計輸入邏輯綜合邏輯綜合布局布線布局布線下載調(diào)試下載調(diào)試約束文件約束文件功能仿真功能仿真時序仿真時序仿真2021/8/1430STEP1：建立 工作庫文件夾STEP2：輸入設(shè)計項目VHDL文本代碼STEP3：存盤，注意 文本取名STEP4：將設(shè)計項目設(shè)置成Projec

15、tSTEP5：選擇目標器件 STEP11： 硬件測試STEP9：引腳鎖定并編譯STEP8：仿真測 試和波形分析STEP7：建立仿真波形文件STEP6：啟動編譯STEP10：編程 下載/配置2021/8/1431 Step1 建立工作庫文件夾建立工作庫文件夾為設(shè)計全加器新建一個文件夾作工作庫文件夾名取為My_prjct注意，不可用中文！2021/8/1432Step2 編輯輸入并保存編輯輸入并保存VHDL源文件源文件新建一個設(shè)計文件使用文本輸入方法設(shè)計，必須選擇打開文本編輯器2021/8/1433Step3 Step3 在文本編輯窗中輸入在文本編輯窗中輸入VHDLVHDL文件及存盤文件及存盤 建

16、立文本編輯器對話框建立文本編輯器對話框文本編輯窗用鍵盤輸入設(shè)計文件：多路選擇器存盤文件名必須取為：mux21a.vhd注意，要存在自己建立的文件夾中2021/8/1434文件存盤后，關(guān)鍵詞將改變顏色！否則文件名一定有錯！2021/8/1435Step4 將當前設(shè)計設(shè)定為工程將當前設(shè)計設(shè)定為工程首先點擊這里然后選擇此項，將當前的原理圖設(shè)計文件設(shè)置成工程最后注意此路徑指向的改變2021/8/1436注意，此路徑指向當前的工程！2021/8/1437首先選擇這里器件系列選擇窗，選擇ACEX1K系列根據(jù)實驗板上的目標器件型號選擇，如選EP1K30注意，首先消去這里的勾，以便使所有速度級別的器件都能顯示

17、出來Step5 選目標器件2021/8/1438選擇編譯器編譯窗Step6 編譯及糾錯2021/8/1439 選擇選擇VHDL文本編譯版本號和排錯文本編譯版本號和排錯選擇此項選擇VHDL1993項2021/8/1440選擇此項消去這里的勾2021/8/1441編譯出錯！2021/8/1442 確定設(shè)計文件中的錯誤確定設(shè)計文件中的錯誤打開錯誤提示窗2021/8/1443錯誤所在錯誤所在2021/8/1444改正錯誤2021/8/1445完成編譯！完成編譯！2021/8/1446首先選擇此項，為仿真測試新建一個文件Step7 建立波形文件建立波形文件選擇波形編輯器文件2021/8/1447從從SN

18、F文件中文件中輸入設(shè)計文件輸入設(shè)計文件的信號節(jié)點的信號節(jié)點點擊點擊“LIST”2021/8/1448SNF文件中文件中的信號節(jié)點的信號節(jié)點用此鍵選擇左窗用此鍵選擇左窗中需要的信號中需要的信號進入右窗進入右窗最后點擊最后點擊“OK”2021/8/1449消去這里的勾，消去這里的勾，以便方便設(shè)置以便方便設(shè)置輸入電平輸入電平在在Options菜單中消去網(wǎng)格對齊菜單中消去網(wǎng)格對齊Snap to Grid的選擇的選擇(消去對勾消去對勾) 2021/8/1450選擇選擇END TIME調(diào)整仿真時間調(diào)整仿真時間區(qū)域。區(qū)域。選擇選擇65微秒微秒比較合適比較合適2021/8/1451用此鍵改變仿真用此鍵改變仿真

19、區(qū)域坐標到合適區(qū)域坐標到合適位置。位置。點擊點擊1，使拖黑，使拖黑的電平為高電平的電平為高電平先點擊先點擊b，將其將其點為黑色點為黑色然后先點擊此處然后先點擊此處將彈出時鐘周期將彈出時鐘周期設(shè)置窗設(shè)置窗設(shè)置輸入信號設(shè)置輸入信號b的周期為的周期為800ns2021/8/1452設(shè)置輸入信號設(shè)置輸入信號a的周期為的周期為2us2021/8/1453仿真波形文件仿真波形文件存盤！存盤！2021/8/1454選擇仿真器選擇仿真器運行仿真器運行仿真器Step8 時序仿真時序仿真2021/8/1455 mux21a仿真波形仿真波形2021/8/1456選擇引腳選擇引腳鎖定選項鎖定選項引腳窗引腳窗Step9

20、 引腳鎖定及再編譯2021/8/1457此處輸入此處輸入信號名信號名此處輸入此處輸入引腳名引腳名按鍵按鍵“ADD”即可即可注意引腳屬性注意引腳屬性錯誤引腳名將錯誤引腳名將無正確屬性！無正確屬性！2021/8/1458再編譯一次，再編譯一次，將引腳信息將引腳信息進去進去2021/8/1459選擇編程器，選擇編程器，準備將設(shè)計準備將設(shè)計好的半加器好的半加器文件下載到目文件下載到目器件中去器件中去編程窗編程窗Step10 編程下載編程下載/配置配置2021/8/1460在編程窗打開在編程窗打開的情況下選擇的情況下選擇下載方式設(shè)置下載方式設(shè)置選擇此項下選擇此項下載方式載方式2021/8/1461下載（配置）下載（配置）成功！成功！2021/8/1462下載配置模式下載配置模式2021/8/14632021/8/1464下載板電路圖下載板電路圖2021/8/1465下載板電路圖下載板電路圖2021/8/1466l選擇配置模式選擇配置模式lFPGA芯片庫的制作芯片庫的制作lFPGA外圍電路的制作外圍電路的制作2021/8/14672021/8/14682021/8/14692021/8/1470l軟件設(shè)計軟件設(shè)計l硬件設(shè)計硬件設(shè)計2021/8/1471l合理規(guī)劃設(shè)計實體合理規(guī)劃設(shè)計實體l進程中