FPGA器件發(fā)展綜述

1、FPGA器件發(fā)展綜述1 引言2005年是 FPGA（現(xiàn)場可編程門陣列，F(xiàn)ield Pro-grammable Gate Array）發(fā)明 20 周年，2007年是晶體管發(fā)明 60 周年，2008年是集成電路平面工藝發(fā)明 50 周年, 在這幾十年，尤其是FPGA發(fā)明的二十幾年內(nèi)，集成電路產(chǎn)業(yè)得到了快速的發(fā)展，2006年，Xilinx和Alter公司采用65nm技術分別推出了最先進的FPGA系列Virtex-5系列和Stratix-3 系列；在2006,年國際電子器件會議（IEDM）上，三星公司的 32Gbit 新型 NAND型閃存亮相，公布其采用了40nm技術，計劃在2008年量產(chǎn)的 32Gbi

2、t NAND 型閃存，集成度已超過 300 億。最近幾年，微處理器完成了從單核到多核的提升，2006年11月14日,英特爾先于AMD發(fā)布了酷睿2四核處理器，稱性能較雙核提高了 80%。2006 年 11 月 17 日, AMD對外發(fā)布了四核處理器架構，稱總體功耗較英特爾處理器低 80%。本文主要闡述 FPGA 的發(fā)展現(xiàn)狀, 并對未來的發(fā)展趨勢進行分析。2 FPGA的發(fā)展概要自 20 世紀 70 年代以來，可編程邏輯器件(PLD，Programmable Logic Device)作為一種通用型器件迅速發(fā)展起來，改變了采用固定功能器件、自下而上的傳統(tǒng)數(shù)字系統(tǒng)設計方法。使用可編程邏輯器件，用戶可通

3、過編程的方式實現(xiàn)所需邏輯功能，而不必依賴由芯片制造商設計和制造的 ASIC 芯片。從 PLD 的發(fā)展歷程來看，按照結構區(qū)分，前后共有 4 種可編程邏輯器件類型：PLA、PAL、CPLD和 FPGA。PLA(Programmable Logic Arrays)同時具有可編程的“與邏輯”和“或邏輯”陣列結構，采用反熔絲編程方式，集成密度較低，只能完成相對簡單的組合邏輯功能，進行一次性編程。為實現(xiàn)時序邏輯，MMI 公司開發(fā)出 PAL(Programmable Array Logic)：PAL 具有可編程的“與邏輯”陣列和固定的或門，具有 D 觸發(fā)器和反饋功能，能夠實現(xiàn)時序電路，但同樣采用反熔絲編程方

4、式，也是一種低密度、一次性編程的邏輯器件。由于整體架構的原因，若將 PAL 的規(guī)模和密度進一步提高，就需要增加“與邏輯”陣列的規(guī)模和更多的 I/O 端口，由此會帶來版圖面積指數(shù)增長。可行的方法是將更多的 PAL 集成在一起，于是便出現(xiàn)了 CPLD 器件(Complex Programmable Logic Device)。早期 CPLD 大都采用 EPROM、Flash(閃存式存儲器）或E2PROM（電擦除可編程只讀存儲器)的可編程技術，后期基于 SRAM(靜態(tài)隨機存儲器)13可編程技術的發(fā)展使 CPLD 器件的密度得到了提高，可實現(xiàn)復雜的組合和時序邏輯。由于繼承了 PAL 的架構體系，CPL

5、D 器件規(guī)模與密度很難隨著半導體工藝技術的發(fā)展而進一步提高，需要尋求截然不同的設計方法。基于 SRAM 可編程技術的 FPGA 概念最初由Wahlstrom 于 1967 年提出，與 PAL 器件的“與或”邏輯陣列結構不同，F(xiàn)PGA 是由許多獨立的可編程邏輯模塊組成，邏輯模塊之間的連接通過可編程開關實現(xiàn)。這種體系結構具有邏輯單元靈活、集成度高、適用范圍廣等優(yōu)點。為充分利用連線資源，通常 FPGA 具有多種長度的連線單元，電路的延時特性具有多種可能?；?SRAM 控制的可編程開關結構使可編程器件具有最大的配置靈活性，但是與 ROM 相比，需要耗費較大的版圖面積來實現(xiàn)可編程開關，因此直到1984

6、年，隨著亞微米CMOS要藝的出現(xiàn)，Xilinx公 司 才 推 出 第 一 片 基 于 SRAM 編 程 技 術的FPGA。FPGA 既具有門陣列器件的高集成度和通用性，又具有用戶可編程的靈活性，在規(guī)模和密度上的發(fā)展并不受到整體架構的限制，同時 FPGA 還具有功能強大的 EDA 軟件的支持，在隨后的 20 多年中得到了飛速發(fā)展。3 Xilinx公司 FPGA主要產(chǎn)品系列3.1 發(fā)展歷程 表1給出了Xilinx CPLD/FPGAs 產(chǎn)品的發(fā)展歷程。3.2 XC3000系列 XC3000系列FPGA是Xilinx公司最早提出的FPGA系列，可用最大門不到 10 000 門，主要產(chǎn)品見表 2。3.

7、3 XC4000系列 1997 年，Xilinx 推出了當時業(yè)內(nèi)最大的 FPGA XC4085XL，用 0.35 m 工藝制造，可用門 85000邏輯門，XC4085XL 的工作電壓為 3.3V，比同級產(chǎn)品省電一半，完全符合 PCI 及 Select-RAM 功能，可提供更佳的存儲器功能、沿邊觸發(fā)編寫及雙端口工作特性。因為應用了分段路由架構，縮短了互連線長度，比使用長線作互連線的非分段架構消耗較少電流，但更有效。34 Virtex系列 1998 年，Xilinx 推出 Virtex 結構，Virtex 結構是XC4000 系列現(xiàn)場可編程門陣列（FPGA）結構和 5層金屬、0.25m 工藝技術結

8、合的產(chǎn)物。新的Virtex系列FPGA 的密度可達 5 萬門至 100 萬門，時鐘頻率高達100MHz 以上。Virtex系列的電源電壓是 2.5V，與TTL兼容，它支持多種總線，如 GTL+、SSTL、LVTTL及 PCI 。35 Xilinx公司的Spartan系列FPGA Spartan2系列產(chǎn)品基于Virtex結構，采用0.22/0.18CMOS 工藝，6 層金屬連線制造，在 Spartan 的結構基礎上有了較大的改進，Spartan 2系列產(chǎn)品門數(shù)最高達 200 000 門，時鐘達 200MHz，與 66MHz 的 PCI兼容，能達到 ASIC 性價比。 Xilinx公司Sparta

9、n-3系列FPGA基于查找表技術，采用 90nm SRAM、8 層金屬的工藝制程，表6 為Spar- tan-3 系列，系統(tǒng)門從 50k 到 5 000k 不等。另外，不同的封裝形式，用戶的 I/O數(shù)是不同的，表 6中列出的是最大 I/O 數(shù)。3.6 Xilinx公司FPGA最新系列 Virtex-5 2006年5月，Xilinx公司推出了世界上第一個65nmFPGA 系列 Virtex-5。基于 65nm 三極柵氧化層技術、11 層銅布線工藝、低 K 材料、新型鎳硅自對準技術、新型 ExpressFabric 技術和 ASMBL 架構，可以提供330 000個邏輯單元和1 200個用戶I/O

10、，與前一代90nm FPGA相比，Virtex-5 LXT平臺的整體性能平均提高 30%，容量提高 65%，動態(tài)功耗降低 35%。4 Altera公司的可編程集成電路系列41 發(fā)展歷程 Altera 公司自從事 FPGA 的研制開發(fā)以來，不斷進行技術創(chuàng)新，研發(fā)新產(chǎn)品。表7給出了Altera公司FPGA的主要發(fā)展歷程。4.2 FLEX 10K系列 表8給出了ALTEAG公司FLEX 10K系列的主要產(chǎn)品，規(guī)模最大的 EPF10K250A 典型門是 25 萬門，最大系統(tǒng)門是 31 萬門。 ALTERA 公司的 APEX 20K 系列 FPGA 器件，采用 0.22 m 、5 層金屬的工藝制程，表

11、9 為 APEX 20K系列，系統(tǒng)門從 263 000 門到 1 052 000 門不等。另外，不同的封裝形式，用戶的 I/O 數(shù)是不同的，表中列出的是最大 I/O 數(shù)。4.3 Stratix系列 Stratix 系列FPGA于2002年中期推出，采用0.13m工藝，1.5V 內(nèi)核供電，集成硬件乘加器等。后來推出的 StratixII系列產(chǎn)品采用90nm工藝制程，支持內(nèi)部時鐘頻率高達 500MHz。4.4 Altera公司的最新產(chǎn)品 Stratix III系列 Stratix III是Altera公司2006年11月份推出的65nm FPGA 系列。Stratix III 比前一代器件快 25

12、%，密度是前一代 FPGA 的兩倍，功耗降低了 50%，支持四十多個 I/O 接口標準，具有業(yè)界一流的性能、靈活性和信號完整性。5 Altera在65nm半導體工藝上的發(fā)展策略Altera在65nm半導體制造工藝上的發(fā)展策略是充分利用先進的技術和方法，以最低的成本為客戶提供性能最好的器件，同時降低客戶風險，保證產(chǎn)品盡快面市。Altera在130nm和90nm器件上的市場份額表明，有效控制高端半導體技術中存在的風險，能夠提高FPGA體系結構在市場上的受歡迎程度。因此，早自2003年初以來，Altera就一直在穩(wěn)步開發(fā)和測試其65nm技術。本節(jié)研究Altera在65nm工藝上的工程策略，介紹公司如

13、何為客戶降低生產(chǎn)和計劃風險，并同時從根本上提高密度、性能，及降低成本和功耗。隨著半導體制造技術達到新的極限，在65nm工藝節(jié)點上出現(xiàn)了特殊的產(chǎn)品規(guī)劃、設計和交付挑戰(zhàn)。在130nm和90nm通道尺度上還可以處理的深亞微米效應，包括功耗增加、工藝偏差以及參數(shù)失效等，成為65nm工藝最顯著的工程挑戰(zhàn)。這一工藝節(jié)點的IC開發(fā)存在很大的風險，會影響FPGA的工藝和性能。Altera在降低功耗上的策略是幫助客戶盡可能的控制好功耗和性能，在這兩方面達到均衡。Altera的65nm低功耗策略包括：l 功耗最佳硅工藝l 三次氧化l 芯片應變l 低k絕緣l 用戶可選的內(nèi)核電壓l 高性能模式l 低功耗模式功耗最佳硅

14、工藝 在65nm工藝中，Altera采用了三次氧化技術來降低漏電流。三次氧化提高了晶體管電壓閾值，但會降低晶體管的性能，因此，Altera巧妙的采用了這種晶體管技術來降低功耗，同時為用戶設計提供最佳性能。Altera還使用了應變硅，提高晶體管中的載流子移動能力，增加驅動電流，但是不會增加漏電流。最后，Altera使用低k絕緣工藝來隔離金屬層，減小了電容，從而直接降低了動態(tài)功耗。用戶可選的內(nèi)核電壓 用戶可選的內(nèi)核電壓使客戶能夠選擇不同等級的功耗和性能。選擇最低的支持內(nèi)核電壓，平均降低30的動態(tài)功耗。如果性能沒有達到要求，用戶可以選擇更高的電壓，然后使用不同的方法來降低功耗，而不會破壞時序要求。5

15、.1 Altera的功耗/性能優(yōu)勢 Altera在65nm工藝上的功耗策略顯著降低了65nm器件的漏電流。盡管業(yè)界普遍認為65nm器件較大的漏電流會導致出現(xiàn)用戶無法承受的靜態(tài)功耗，但是Altera的65nm FPGA要比90nm FPGA和競爭65nmFPGA的靜態(tài)功耗低。通過積極采用創(chuàng)新的功耗降低技術，Altera的65nm FPGA動態(tài)功耗也要低于90nm FPGA和競爭65nm FPGA，而性能則大大提高。 除了更低的功耗以外，Altera還延續(xù)了對競爭65nm產(chǎn)品的性能優(yōu)勢。例如，一個設計從90nm StratixII器件移植到65nm Stratix III器件后，在相同的工作頻率下

16、，其功耗將會降低50(參見表1)。希望通過從Stratix II FPGA轉向Stratix III FPGA來提高性能的用戶，在功耗上將會降低30，同時在性能上提高20。表1設計時鐘頻率從Stratix II 器件到Stratix III 器件的總功耗變化+20%-30%等值-50%5.2 65 nm產(chǎn)品生產(chǎn)挑戰(zhàn) Altera雖然克服了這些功耗問題，但是在轉向更高級工藝時，還存在固有的生產(chǎn)風險。在更小的幾何尺寸上，制造工藝的變化對器件工作影響很大。半導體制造工藝的變化來自多種原因，包括光刻效應、化學機械拋光(CMP)導致的金屬層厚度變化、攙雜波動、邏輯門尺寸和氧化層厚度的變化以及量子阱鄰近效

17、應(WPE)等。 尤其是65nm工藝光刻技術，由于器件尺寸以及彼此之間的空隙小于光刻的光半波長，因此在這一節(jié)點上存在很大的挑戰(zhàn)。這意味著不能通過簡單的使用對應形狀和尺寸的光掩模板，在管芯上實現(xiàn)芯片功能，因為失真會導致最終得到的特性偏離最初的設想。已經(jīng)開發(fā)了多種方法來解決這一問題，包括光接近校正(OPC)和相移掩模(PSM)等分辨率增強技術。然而，所有這些方法都沒有徹底消除光刻導致的失真，而有些方法還引入了其他失真，導致更大的偏差。 不管來源如何，這些不穩(wěn)定性是亞微米半導體生產(chǎn)面臨的最大挑戰(zhàn)。例如，在90nm設計中，WPE會增加60mV的閾值電壓變化，導致對設計電路的預測偏離(1)。隨著晶體管之

18、間距離的縮短，這些效應的影響更加嚴重。布局產(chǎn)生的雜散電阻和電容也增加了亞微米生產(chǎn)工藝的難度，對時序和信號完整性有一定的影響，而且對這些效應也越來越難進行建模和分析。5.3 降低65nm生產(chǎn)風險的策略 Altera采用了最新的技術來降低65nm生產(chǎn)中不利因素的影響。為了可靠實現(xiàn)工藝優(yōu)勢，同時降低前沿技術的風險，Altera采用的策略包括先進的工藝技術、全面的65nm測試芯片程序以及降低缺陷密度的成熟系統(tǒng)。統(tǒng)計靜態(tài)時序分析降低了工藝拐點偏差 Altera采用的最新生產(chǎn)穩(wěn)定技術是統(tǒng)計時序建模和分析，考慮了不同工藝、電壓和溫度條件下的時序和功能的統(tǒng)計分布，而不是僅僅關注最好和最差數(shù)值的傳統(tǒng)方法。采用這

19、些分布結果，了解電路在不同條件下的工作情況，Altera能夠實現(xiàn)更好的性能和參量效率。為了實現(xiàn)統(tǒng)計時序建模等前沿技術，Altera開發(fā)了專用方法，采用了來自多個EDA供應商的高級工具。 例如，Altera使用Synopsys提供的“偏差預知”Star-RCXT工具，為雜散提取產(chǎn)生精確的電阻電容(RC)雜散值。Toshiba、Renesas和ATI在亞微米設計中也采用了Star-RCXT，它能夠為65nm工藝中各種偏差導致的雜散現(xiàn)象進行精確建模，包括WPE和用于CMP偏置變化的金屬填充工藝等(2)。通過采用最新的技術和工具來了解并評估65nm設計中的大量難點，例如雜散現(xiàn)象的來源和數(shù)值大小等，Al

20、tera降低了實現(xiàn)65nm器件可靠生產(chǎn)過程中的不確定性。6 Xilinx新一代 28nm FPGA 技術 賽靈思選用 28nm 高介電層金屬閘 (HKMG) 高性能低功耗技術，并將該技術與新型一體化 ASMBLTM 架構相結合，從而推出能降低功耗、提高性能的新一代FPGA。這些器件實現(xiàn)了前所未有的高集成度和高帶寬，為系統(tǒng)架構師和設計人員提供了一種可替代 ASSP和 ASIC 的全面可編程解決方案。賽靈思的 28nm 技術與架構創(chuàng)新：l 相對于其它 28nm 高性能方案而言，可將靜態(tài)功耗降低多達 50%。l 相對于前代 FPGA 而言，可將系統(tǒng)級性能提升多達 50%。l 相對于前代 FPGA 而

21、言，可將容量提升 2 倍，總功耗降低多達 50%。6.1 經(jīng)濟及技術挑戰(zhàn)：降低靜態(tài)功耗以提高可用性能，并降低系統(tǒng)功耗 隨著越來越多的系統(tǒng)集成多個集成電路 (IC)，系統(tǒng)功耗不斷增加，這是全球關注的問題。除了帶來環(huán)保影響外，功耗的增加也會增加系統(tǒng)構建及運營成本。要想散去多余熱量，就必須使用復雜的散熱片、風扇甚至更多的穩(wěn)壓器，而這些都會增加資本支出(CAPEX)。運營支出 (OPEX) 包括設備運行以及制冷所需的電力，也會隨著總功耗的增加而增加。此外，系統(tǒng)過熱會降低可靠性，增加系統(tǒng)停機風險，并提高運營成本。 摩爾定律繼續(xù)發(fā)揮作用。新一代半導體工藝技術都會提高集成度，降低成本。不過，上述優(yōu)勢往往會被

22、增加的靜態(tài)功耗抵消。每次縮減外形尺寸，似乎不可避免地都會提升靜態(tài)功耗，這種現(xiàn)象在 FPGA 產(chǎn)業(yè)中尤為突出。此前，F(xiàn)PGA 產(chǎn)業(yè)在采用最先進的工藝技術為客戶提供更高性能及容量方面一直處于半導體產(chǎn)業(yè)的領先地位。最后，系統(tǒng)設計人員發(fā)現(xiàn)，由于功耗原因，他們很難充分利用更高的密度和電路速度。支持新一代系統(tǒng)的關鍵在于為設計人員提供更高的“可用性能”，也就是說，要在可用功耗預算范圍內(nèi)提供盡可能高的數(shù)據(jù)處理能力。降低靜態(tài)功耗可為動態(tài) (工作) 功耗留下更多功耗預算，從而提高可用性能，進而也能提高接口的帶寬，并為同一 FPGA 中的邏輯、存儲器、DSP 及其他功能提供更多資源。6.2 最佳 28nm FPGA

23、 工藝技術：HKMG 高性能低功耗 傳統(tǒng)的 FPGA 工藝技術在 28nm 工藝上已經(jīng)達到了功耗極限，因此也達到了性能極限。問題的根源在于幾十年來用于構建 IC 晶體管的多晶/氮氧化硅。 為了提高晶體管的速度，半導體工程師一直在隨著工藝技術的提高努力減小門介電層的厚度。不過，由于介電層的隧道效應和門本身的漏電流，電介質(zhì)厚度的減少會導致漏電流增加，這就造成工藝技術每次節(jié)點進步都會大幅提升靜態(tài)功耗。 賽靈思以創(chuàng)新型的三重門極氧化層 電路技術成功控制隧道電流效果，從 90nm 工藝到40nm 工藝節(jié)點一直都比較成功。不過，就 28nm 工藝而言，門極氧化層太薄了，必須用最新門材料和架構來處理隧道效果

24、。為了控制門下的漏電流 (亞閾值泄漏)，賽靈思工程師在整體晶體管設計過程中進行了審慎權衡。為了解決 28nm 工藝問題，賽靈思采用了二氧化鉿這種新型門介電材料，該材料的介電常數(shù) () 較高，可增減門極厚度，這就使晶體管不太容易受到隧道電流效應的影響。舉例來說，40nm 工藝使用的二氧化硅 值為 3.9，而 28nm 金屬閘技術所用的二氧化鉿 值則為 25，這就成為高性能低功耗 28nm 工藝技術的最佳選擇。6.3 堆疊硅片互聯(lián)技術 （Stacked Silicon Interconnect Technology (SSIT)）賽靈思推出的獨特的堆疊硅片互聯(lián)技術使其最高性能Virtex-7 FP

25、GA的容量增加一倍以上。通過引入半導體產(chǎn)業(yè)的第一個堆疊硅片架構，賽靈思推出了世界上最大的FPGA，其中最大的一顆可以提供兩百萬個邏輯單元，是最大競爭器件容量的兩倍。 SSIT使得賽靈思可以在目前這一代工藝技術上，即可提供下一代的密度。這意味著客戶利用一個單芯片的Virtex-7就可以替代2-4個上一代FPGA芯片，可把總功耗降低50-70，BOM成本降低40-50%。SSIT不僅僅只是擴充了芯片的容量。同樣的技術也可用于把FPGA和其它芯片切片（dice）混合和匹配來創(chuàng)建全新的器件。事實上，這種方法首次用于賽靈思的超快Virtex-7 HT系列，它把多個FPGA芯片切片和內(nèi)置28 Gbps串行

26、收發(fā)器的芯片切片結合在一起，提供了比市場上任何其他解決方案多四倍的收發(fā)器。其結果就是可以提供一個具有極低噪聲和抖動的、串行帶寬總額高達2.78 Tbps的器件，用以支持并加速下一代400G網(wǎng)絡部署。 7 未來可編程器件的發(fā)展趨勢先進的ASIC生產(chǎn)工藝已經(jīng)被用于FPGA的生產(chǎn)，越來越豐富的處理器內(nèi)核被嵌入到高端的FPGA芯片中，基于FPGA的開發(fā)成為一項系統(tǒng)級設計工程。隨著半導體制造工藝的不同提高，F(xiàn)PGA 的集成度將不斷提高，制造成本將不斷降低，其作為替代ASIC 來實現(xiàn)電子系統(tǒng)的前景將日趨光明。7.1 大容量、低電壓、低功耗FPGA大容量FPGA 是市場發(fā)展的焦點。FPGA 產(chǎn)業(yè)中的兩大霸主

27、：Altera和Xilinx在超大容量FPGA上展開了激烈的競爭。2007年Altera推出了65nm工藝的StratixIII系列芯片，其容量為67200個L E (Logic Element，邏輯單元)，Xilinx推出的65nm工藝的VitexVI系列芯片，其容量為33792個Slices (一個Slices約等于2個L E)。采用深亞微米(DSM)的半導體工藝后,器件在性能提高的同時，價格也在逐步降低。由于便攜式應用產(chǎn)品的發(fā)展，對FPGA 的低電壓、低功耗的要日益迫切。因此，無論那個廠家、哪種類型的產(chǎn)品,都在瞄準這個方向而努力。7.2 系統(tǒng)級高密度FPGA隨著生產(chǎn)規(guī)模的提高,產(chǎn)品應用成

28、本的下降，F(xiàn)PGA 的應用已經(jīng)不是過去的僅僅適用于系統(tǒng)接口部件的現(xiàn)場集成，而是將它靈活地應用于系統(tǒng)級(包括其核心功能芯片)設計之中。在這樣的背景下，國際主要FPGA 廠家在系統(tǒng)級高密度FPGA 的技術發(fā)展上，主要強調(diào)了兩個方面：FPGA 的IP( Intellec2tual Property ，知識產(chǎn)權)硬核和IP軟核。當前具有IP內(nèi)核的系統(tǒng)級FPGA的開發(fā)主要體現(xiàn)在兩個方面：一方面是FPGA 廠商將IP硬核(指完成版圖設計的功能單元模塊)嵌入到FPGA 器件中，另一方面是大力擴充優(yōu)化的IP軟核(指利用HDL語言設計并經(jīng)過綜合驗證的功能單元模塊)，用戶可以直接利用這些預定義的、經(jīng)過測試和驗證的IP 核資源,有效地完成復雜的片上系統(tǒng)設計。7.3 FPGA和ASIC出現(xiàn)相互融合雖然標準邏輯ASIC 芯片尺寸小、功能強、功耗低，但其設計復雜，并且有批量要求。FPGA價格較低廉，能在現(xiàn)場進行編程，但它們體積