董文靜畢業(yè)論文-0523

1、( 此文檔為 word 格式，下載后您可任意編輯修改！)本科生畢業(yè)論文（設(shè)計(jì)）題目 ： 基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì)學(xué)部 信息科學(xué)與工程學(xué)部學(xué)科門類工學(xué)專業(yè) 電氣工程及其自動(dòng)化姓名 李 松指導(dǎo)教師唐予軍2008 年 5 月 18日基于 FPGA的交通燈控制系統(tǒng)的設(shè)計(jì)摘要傳統(tǒng)的交通燈控制系統(tǒng)主要由單片機(jī)或PLC構(gòu)成，這種基于小規(guī)模集成電路的交通燈1控制系統(tǒng)，電路元件多、接線復(fù)雜、故障率高、可靠性低。本設(shè)計(jì)采用FPGA器件來設(shè)計(jì)一個(gè)實(shí)用的交通燈控制系統(tǒng)。該系統(tǒng)的可靠性、準(zhǔn)確性較高，能夠在確定的時(shí)間內(nèi)使紅黃綠路燈正確的變化，且倒計(jì)時(shí)顯示能正確的顯示時(shí)間。該交通燈控制系統(tǒng)采用VerilogHDL

2、語(yǔ)言編程，為了簡(jiǎn)化設(shè)計(jì)，采用模塊化編程的思想，并用 MAX + plus 仿真軟件進(jìn)行編譯仿真，將程序下載到FPGA器件進(jìn)行測(cè)試驗(yàn)證。基于 FPGA的硬件系統(tǒng)運(yùn)行正確，能夠?qū)崿F(xiàn)交通燈的控制要求。該系統(tǒng)具有體積小、功耗低、價(jià)格便宜、安全可靠, 維護(hù)和升級(jí)方便的優(yōu)點(diǎn), 具有較好的應(yīng)用前景。在該交通燈控制系統(tǒng)中，采用了ALTERA公司推出的 MAX7000系列的產(chǎn)品EPM7032LC44-6作為這個(gè)系統(tǒng)的可編程邏輯器件。同時(shí)還用了4 個(gè) LED數(shù)碼管， 6 個(gè)發(fā)光二極管，一個(gè)固定開關(guān)，一個(gè)點(diǎn)動(dòng)開關(guān)等。交通燈系統(tǒng)中，能夠保證在確定的時(shí)間，倒計(jì)數(shù)數(shù)字顯示能夠及時(shí)變化，紅黃綠燈能準(zhǔn)確的反應(yīng)。關(guān)鍵詞 :交通

3、燈控制系統(tǒng)FPGA Verilog HDL MAX + plusThe traffic light control system design based on FPGAABSTRACTThe traditional traffic light control system mainly by the PLC or a microcontroller, such small-scale integrated circuits based on the traffic light control system, circuit components, wiring complex, uses F

4、PGA devices to design a practical traffic light control system. The system's reliability, to red lights correct change, and the countdown show to display the correct time.The traffic light control system using Verilog HDL language, in order to simplify the design, the idea of modular programming

5、, and with MAX + plus simulation software to build simulation procedureswill be downloaded to the FPGA device to test verification. FPGA-based achieve the traffic lights control requirements. The system is small in size, low power consumption, cheap, safe, reliable, easy to maintain and upgrade the

6、merits of the application . Traffic signal system, to ensure that the established time, inverted count figures to make timely changes in Yellow green accurate response.Key words: The traffic light control system FPGA Verilog HDL MAX + plus目錄一概述 ,11.1課題的來源、意義 ,11.2課題的研究目標(biāo)、內(nèi)容及方法手段 ,121.2.1課題的研究目標(biāo)、內(nèi)容 ,

7、11.2.2課題的研究方法及手段 ,1二 交通燈控制系統(tǒng)的原理介紹, ,22.1交通燈控制系統(tǒng)基本原理與系統(tǒng)框圖,22. 1.1系統(tǒng)基本原理,22.1.2交通燈控制系統(tǒng)框圖 ,22.2交通燈控制系統(tǒng)的軟硬件介紹 ,32.2.1FPGA 的簡(jiǎn)介 ,32.2.2Verilog HDL介紹 ,42.2.3MAX+plusII介紹 ,42.2.4器件的選擇 ,4三 交通燈控制系統(tǒng)的程序設(shè)計(jì) ,63.1主控模塊 ,63.255秒倒計(jì)時(shí)模塊 ,73.35秒倒計(jì)時(shí)模塊 ,83.4倒計(jì)時(shí)時(shí)間選擇驅(qū)動(dòng)模塊 ,93. 5 倒計(jì)時(shí)時(shí)間選擇模塊, , , , , ,1 03.6 1KHZ時(shí)鐘信號(hào)模塊 ,113.71H

8、Z技術(shù)時(shí)鐘信號(hào)模塊 ,123.8倒計(jì)時(shí)時(shí)間數(shù)據(jù)多路選擇模塊 ,123.9動(dòng)態(tài)選擇驅(qū)動(dòng)模塊 ,143.10顯示數(shù)據(jù)多路選擇模塊 ,1433.11顯示數(shù)據(jù)譯碼模塊 ,153.12頂層電路 ,15四結(jié)論 ,17謝辭 ,18參考文獻(xiàn) ,19附錄 ,204一概述1.1 課題的來源、意義交通燈控制系統(tǒng)是數(shù)字電路的經(jīng)典問題，傳統(tǒng)的設(shè)計(jì)方法基于中、小規(guī)模集成電路進(jìn)行，電路元件多、接線復(fù)雜、故障率高、可靠性低。電子設(shè)計(jì)自動(dòng)化 EDA(Electronic Design Automation) 技術(shù)的發(fā)展，在線可編程邏輯器件 (In system Program-Programmable Logic Device

9、 簡(jiǎn)稱 ISP-PLD)的出現(xiàn)，使實(shí)驗(yàn)室中制作專用集成電路成為可能。我們使用現(xiàn)場(chǎng)可編程門陣列復(fù)雜可編程邏輯器件 FPGACPLD(Field Programmable Gate ArrayComplex Programmable Logic Device) ，用 Verilog HDL 語(yǔ)言 進(jìn)行以交通燈控制器的設(shè)計(jì)，用對(duì)應(yīng)的工具軟件 ( 本文用 MAX+plus II) 對(duì) FPGACPLD芯片“下載”形成專用集成電路， 由于不存在人工接線的問題，所以故障率低、可靠性好。隨著電子技術(shù)的不斷更新, 數(shù)字系統(tǒng)的設(shè)計(jì)正朝著速度快、容量大、體積小、重量輕的方向發(fā)展。推動(dòng)該潮流迅猛向前的引擎就是電子設(shè)

10、計(jì)自動(dòng)化 EDA(Electronic Design Automation) 技術(shù)的發(fā)展 EDA技術(shù)就是以計(jì)算機(jī)為工具 , 在 EDA軟件平臺(tái)上 , 對(duì)用硬件描述語(yǔ)言 HDL完成的設(shè)計(jì)文件自動(dòng)地邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化邏輯布局布線、邏輯仿真 , 直至對(duì)于特定目標(biāo)芯片進(jìn)行適配編譯、邏輯映射和編程下載等。1.2 課題的研究目標(biāo)、內(nèi)容及方法手段課題的研究目標(biāo)、內(nèi)容該交通燈控制系統(tǒng)采用 MAX+ plus 軟件及 Verilog HDL語(yǔ)言進(jìn)行編程 , 用 FPGA器件實(shí)現(xiàn)硬件系統(tǒng)。該系統(tǒng)能精確地實(shí)現(xiàn)紅黃綠燈的規(guī)律變化，正確控制路口車輛的通行。課題的研究方法及手段該系統(tǒng)采用 Ver

11、ilogHDL語(yǔ)言進(jìn)行程序設(shè)計(jì)，并用MAX+ plus 仿真軟件進(jìn)行程序的編譯和仿真，然后用下載線將程序下載到FPGA器件中。本課題采用自頂向下設(shè)計(jì)思想進(jìn)行設(shè)計(jì)，自頂而下(top to down)的層次化設(shè)計(jì)方法在現(xiàn)代EDA設(shè)計(jì)中有著明顯的優(yōu)勢(shì)，越來越受到設(shè)計(jì)者的歡迎。對(duì)于一個(gè)復(fù)雜的設(shè)計(jì)系統(tǒng), 運(yùn)用層次化設(shè)計(jì)方法，使設(shè)計(jì)課題進(jìn)一步細(xì)化，分塊設(shè)計(jì)，條理清晰。另外, 在調(diào)試時(shí)可采用逆向調(diào)試方式, 即從模塊調(diào)試向總體調(diào)試方向開展調(diào)試工作, 使設(shè)計(jì)中出現(xiàn)的問題在模塊級(jí)就能發(fā)現(xiàn), 及時(shí)處理 , 這樣就會(huì)使一個(gè)復(fù)雜的設(shè)計(jì)變得容易調(diào)試, 縮短了設(shè)計(jì)時(shí)間。層次化設(shè)計(jì)方法: 開始設(shè)計(jì)時(shí) , 先設(shè)計(jì)出一個(gè)頂層總框

12、圖( 一般稱之為頂層圖 ), 該框圖是由若干個(gè)具有特定功能的源模塊組成。下一步是對(duì)這些不同功能的模塊進(jìn)行設(shè)計(jì), 產(chǎn)生這些模塊的原理圖文件或Verilog源文件。對(duì)于有些功能復(fù)雜的模塊, 全部使用元件庫(kù)中的元器件設(shè)計(jì)仍顯復(fù)雜, 因此還可以將該模塊繼續(xù)化分為若干個(gè)功能子模塊, 這樣就形成模塊套模塊的層次化設(shè)計(jì)方法。這種方法也稱之為自頂向下的系統(tǒng)設(shè)計(jì)方法。二交通燈控制系統(tǒng)的原理介紹2.1 交通燈控制系統(tǒng)基本原理與系統(tǒng)框圖系統(tǒng)基本原理交通燈系統(tǒng)中，能夠保證在確定的時(shí)刻， 倒計(jì)數(shù)數(shù)字顯示能夠及時(shí)變化，紅黃綠燈能準(zhǔn)確變化。系統(tǒng)要求： 在綠燈亮了 55s 后將變化為黃燈再亮 5s，然后實(shí)現(xiàn)十字路口的縱橫路放

13、行與禁行的切換控制。交通燈控制系統(tǒng)框圖根據(jù)對(duì)交通燈系統(tǒng)的功能描述，設(shè)計(jì)如圖2-1 所示的交通燈系統(tǒng)電路框圖。圖 2-1交通燈系統(tǒng)電路框圖圖中，兩組共 4 個(gè)數(shù)碼管來顯示倒計(jì)時(shí)時(shí)間，用 6 個(gè)發(fā)光二極管來代替實(shí)際生活中的紅黃綠交通信號(hào)燈，考慮到實(shí)際電路的需要，分別在可編程邏輯器件與數(shù)碼管以及發(fā)光二極管之間放上限流電阻，以避免數(shù)碼管以及發(fā)光二極管由于電流過大而燒壞，當(dāng)然也不能加太大電阻，以避免數(shù)碼管以及發(fā)光二極管的亮度不夠。固定開關(guān) SW1實(shí)現(xiàn)交通警察人為監(jiān)督交通秩序和無人自動(dòng)控制交通秩序之間的切換，默認(rèn)為高電平，即默認(rèn)為開關(guān)置于高電平端，為自動(dòng)控制模式，開關(guān)置于低電平端時(shí)為人為監(jiān)督控制模式。點(diǎn)動(dòng)

14、開關(guān) SW2用于整個(gè)系統(tǒng)的總復(fù)位，如系統(tǒng)出現(xiàn)故障時(shí)，就需要總復(fù)位，當(dāng)然一般情況下，用可編程邏輯器件實(shí)現(xiàn)的交通燈系統(tǒng)，只要系統(tǒng)設(shè)計(jì)的合理，軟件設(shè)計(jì)的可靠，不會(huì)出現(xiàn)故障，除非意外的操作或操作不當(dāng)。2.2 交通燈控制系統(tǒng)的軟硬件介紹的簡(jiǎn)介FPGA現(xiàn)場(chǎng)可編程門陣列器件通常由布線資源圍繞的可編程單元構(gòu)成陣列， 又由可編程 IO 單元圍繞陣列構(gòu)成整個(gè)芯片。 排成陣列的邏輯單元由布線通道中的可編程連線連接起來實(shí)現(xiàn)一定的邏輯功能。一個(gè) FPGA可能包含有靜態(tài)存儲(chǔ)單元，它們?cè)试S內(nèi)連的模式在器件被制造以后再被加載或修改。FPGA是由掩膜可編程門陣列和可編程邏輯器件演變而來的，將它們的特性結(jié)合在一起，使得FPGA既

15、有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。目前，F(xiàn)PGA的邏輯功能塊在規(guī)模和實(shí)現(xiàn)邏輯功能的能力上存在很大差別。有的邏輯功能塊規(guī)模非常小， 僅含有只能實(shí)現(xiàn)倒相器的兩個(gè)晶體管；而有的邏輯功能塊則規(guī)模比較大，可以實(shí)現(xiàn)任何五輸入邏輯函數(shù)的查找表結(jié)構(gòu)。據(jù)此可把FPGA分為兩大類，即細(xì)粒度和粗粒度。細(xì)粒度邏輯塊是與半定制門陣列的基本單元相同，它由可以用可編程互連來連接的少數(shù)晶體管組成，規(guī)模都比較小，主要優(yōu)點(diǎn)是可用的功能塊可以完全被利用；缺點(diǎn)是采用它通常需要大量的連線和可編程開關(guān)，實(shí)現(xiàn)對(duì)速度變慢。由于近年來工藝不斷改進(jìn)，芯片集成度不斷提高，加上引入硬件描述語(yǔ)言（HDL）的設(shè)計(jì)方法，不

16、少?gòu)S家開發(fā)出了具有更高級(jí)程度的細(xì)粒度結(jié)構(gòu)的 FPGA。例如， XILINX 公司的采用 Micro Via 技術(shù)的一次編程反熔絲結(jié)構(gòu)的 XC8100系列，它的邏輯功能塊規(guī)模較小，而粗粒度功能塊規(guī)模較大并且功能較強(qiáng)。從構(gòu)成它的可編程邏輯塊和可編程互連資源來看，主要有兩種邏輯塊的構(gòu)造。其一是查找表類型；其二是多路開關(guān)類型，由此形成兩種FPGA的結(jié)構(gòu)。第一種是具有可編程內(nèi)連線的通道型門陣列。它采用分段互連線，利用不同長(zhǎng)度的多種金屬線經(jīng)傳輸管將各種邏輯單元連接起來。布線延時(shí)是累加的、可變的，并且與通道有關(guān)。第二種是具有類似 PLD可編程邏輯塊陣列的固定內(nèi)連布線，采用連續(xù)互連線，利用相同長(zhǎng)度的金屬線實(shí)現(xiàn)

17、邏輯塊單元之間的互連，布線延時(shí)是固定的，并且可預(yù)料。目前流行的現(xiàn)場(chǎng)可編程門陣列復(fù)雜可編程邏輯器件FPGACPLD(Field ProgrammableGaArrayComplex Programmable Logic Device) 在 EDA基礎(chǔ)上得到了廣泛應(yīng)用 , 由于可以通過軟件編程對(duì)該器件硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu) , 使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一特性極大地改變了傳統(tǒng)數(shù)字系統(tǒng)的設(shè)計(jì)方法、設(shè)計(jì)過程、乃至設(shè)計(jì)觀念。在設(shè)計(jì)過程中 , 設(shè)計(jì)者可根據(jù)需要 , 隨時(shí)改變器件的內(nèi)部邏輯功能和管腳的信號(hào)方式。而管腳定義的靈活性, 能大大減輕電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度,

18、同時(shí) , 這種基于可編程邏輯器件芯片的設(shè)計(jì)大大減少了系統(tǒng)芯片的數(shù)量, 縮小了系統(tǒng)的體積, 提高了系統(tǒng)的可靠性。對(duì)于FPGACPLD器件 ,常用的硬件描述語(yǔ)言有VHDL和Verilog等。介紹Verilog HDL 是硬件描述語(yǔ)言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。設(shè)計(jì)者可用它進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語(yǔ)言。VerilogHDL和 VHDL都是用于邏輯設(shè)計(jì)的硬件描述語(yǔ)言，其共同的特點(diǎn)在于：能形式化的抽象表示電路的行為和結(jié)構(gòu)；支持邏輯設(shè)計(jì)中層次與范圍的描述；可借用高級(jí)語(yǔ)言的精巧結(jié)構(gòu)來簡(jiǎn)化電路行為的描述；具有電路仿真與驗(yàn)證

19、機(jī)制以保證設(shè)計(jì)的正確性；支持電路描述由高層到低層的綜合轉(zhuǎn)換；硬件描述與實(shí)現(xiàn)工藝無關(guān)；便于文檔管理；易于理解和設(shè)計(jì)重用。由于 VerilogHDL早在 1983 年就已推出，至今已有20 年的應(yīng)用歷史，因而擁有更廣泛的設(shè)計(jì)群體，成熟的資源也遠(yuǎn)比VHDL豐富。與 VHDL相比， VerilogHDL的更大優(yōu)點(diǎn)為：它是一種非常容易掌握的硬件描述語(yǔ)言，只要有C語(yǔ)言的編程基礎(chǔ)，通過20 學(xué)時(shí)的學(xué)習(xí)，再經(jīng)過一段時(shí)間的實(shí)際操作，一般可在2-3 個(gè)月內(nèi)掌握這種設(shè)計(jì)技術(shù)。而掌握VHDL設(shè)計(jì)技術(shù)就比較困難。介紹MAX+plusII 是開發(fā) ALTERA公司 FPGA產(chǎn)品（包括 MAX和 FLEX系列）的軟件工具。

20、利用 MAX+plusII 提供的設(shè)計(jì)環(huán)境和設(shè)計(jì)工具，可以靈活高效的完成各種數(shù)字電路設(shè)計(jì)，非常實(shí)用。 MAX+plus被譽(yù)為業(yè)界最易用易學(xué)的 EDA軟件 , 它支持原理圖、 VHDL和 Verilog 語(yǔ)言文本文件 , 以及波形與 EDIF 等格式的文件作為設(shè)計(jì)輸入。 MAX+plusII 具有門級(jí)仿真器 ,可以進(jìn)行功能仿真和時(shí)序仿真 , 能夠產(chǎn)生精確的仿真結(jié)果。 MAX+plusII 具有門級(jí)仿真器 , 可以進(jìn)行功能仿真和時(shí)序仿真 , 能夠產(chǎn)生精確的仿真結(jié)果。在設(shè)計(jì)一項(xiàng)工程時(shí) , 首先利用 EDA工具軟件 MAX+plus中的文本編輯器 , 將其用文本方式 (VHDL程序方式 ) 表達(dá)出來

21、, 再通過 MAX+plus轉(zhuǎn)換為實(shí)際可用的電路網(wǎng)表 , 并用此網(wǎng)表對(duì) FPGACPLD進(jìn)行布線 , 最后進(jìn)行功能仿真和時(shí)序仿真 , 得到所需的設(shè)計(jì)效果。器件的介紹與選擇該系統(tǒng)選用了 ALTERA公司推出的 MAX7000系列的可編程邏輯器件 EPM7032LC44-。6 MAX7000系列器件采用先進(jìn)的 0.8um CMOSEPROM技術(shù)制造。它是高密度、高性能的 CMOSEPLD 器件。 MAX7000中有可編程連線陣列（） 、IO 控制，并且編程具有保密性，另外還增加了可編程速度功率控制和電壓擺率的控制。系統(tǒng)選用 4 個(gè)數(shù)碼管來顯示倒計(jì)時(shí)時(shí)間， 用 6 個(gè)發(fā)光二極管來替代實(shí)際生活中的紅黃

22、綠交通信號(hào)燈，考慮到實(shí)際電路的需要，分別在可編程邏輯器件與數(shù)碼管以及發(fā)光二極管之間放上限流電阻，以避免數(shù)碼管及發(fā)光二極管由于電流過大而燒壞，當(dāng)然也不能加太大電阻，以避免數(shù)碼管及發(fā)光二極管的亮度不夠，因此，一般選330-1K 。用一個(gè)固定開關(guān) SW1實(shí)現(xiàn)交通警察認(rèn)為監(jiān)督交通秩序和無人自動(dòng)控制交通秩序之間的切換。用一個(gè)點(diǎn)動(dòng)開關(guān) SW2用于整個(gè)系統(tǒng)的總復(fù)位。三 交通燈控制系統(tǒng)的程序設(shè)計(jì)鑒于模塊化的設(shè)計(jì)方法， 首先將系統(tǒng)分為11 個(gè)小的容易實(shí)現(xiàn)的模塊來分別設(shè)計(jì)仿真。分別有以下 11 個(gè)模塊：（1） 主控模塊 CONTROL ：控制系統(tǒng)輸入與輸出之間的聯(lián)系。（2） 55 秒倒計(jì)時(shí)模塊 COUNTER55

23、 ：倒計(jì)時(shí) 55 秒， 55 秒為綠燈點(diǎn)亮?xí)r間。（3） 5 秒倒計(jì)時(shí)模塊 COUNTER05 ：倒計(jì)時(shí) 5 秒， 5 秒為黃燈點(diǎn)亮?xí)r間。（4） 倒計(jì)時(shí)時(shí)間選擇驅(qū)動(dòng)模塊SCAN ：驅(qū)動(dòng)倒計(jì)時(shí)時(shí)間長(zhǎng)短選擇模塊電路。（5） 倒計(jì)時(shí)時(shí)間選擇模塊CONTERSELECT ：選擇不同的倒計(jì)時(shí)時(shí)間。（6） 1KHZ 時(shí)鐘信號(hào)模塊 FDIV1KHZ ：通過分頻得到1KHZ 的時(shí)鐘信號(hào)。（7） 1HZ 計(jì)數(shù)時(shí)鐘信號(hào)模塊FDIV1HZ ：通過分頻得到1HZ 的時(shí)鐘信號(hào)。（8） 倒計(jì)時(shí)時(shí)間數(shù)據(jù)多路選擇模塊 DATAMUX ：倒計(jì)時(shí)時(shí)間數(shù)據(jù)分時(shí)送入后級(jí)用于顯示。（9） 動(dòng)態(tài)選擇驅(qū)動(dòng)模塊DISPSELECT ：驅(qū)動(dòng)動(dòng)態(tài)

24、選擇數(shù)碼管進(jìn)行分時(shí)顯示。（10 ） 顯示數(shù)據(jù)多路選擇模塊DISPMUX ：顯示數(shù)據(jù)的分時(shí)選擇。（11） 顯示數(shù)據(jù)譯碼模塊DISPDECODER ： 4 位碼譯成 8 位數(shù)碼管的顯示數(shù)據(jù)。下邊將分別討論各個(gè)模塊的具體實(shí)現(xiàn)過程，最后討論由這些模塊構(gòu)成的頂層電路 TOP 。3.1 主控模塊 CONTROL該模塊主要完成根據(jù)外部輸入信號(hào)Reset 、 SW控制輸出，用于控制交通燈的信號(hào)Red1、Red2、Yellow2 、Green1、Green2。這中間包含了必要的內(nèi)部模塊之間的信號(hào)EN_in( 來自倒計(jì)時(shí)時(shí)間選擇驅(qū)動(dòng)模塊該模塊的模塊框圖如圖SCAN)。3-1(a) 所示：圖 3-1（ a） 主控模

25、塊 CONTROL 的模塊框圖該模塊定義輸入端口定義如下： RST ：總體復(fù)位，用于復(fù)位整個(gè)系統(tǒng)。復(fù)位后，系統(tǒng)將恢復(fù)到原始狀態(tài)。 SW1：模式選擇，用于選擇自動(dòng)模式和人為監(jiān)督模式。其中， SW1=1時(shí)為自動(dòng)模式，系統(tǒng)不需要人為控制，自動(dòng)按照預(yù)先設(shè)定的方式來控制交通燈，主要過程為十字馬路的一個(gè)方向（設(shè)定為方向1）綠燈亮?xí)r，另一個(gè)方向（設(shè)定為方向2）紅燈亮。計(jì)數(shù)55 秒后，方向 1 的綠燈熄滅黃燈亮，再計(jì)數(shù)5 秒后，方向 1 的黃燈熄滅紅燈亮，同時(shí)方向2 的綠燈亮，然后方向 2 重復(fù)方向 1 的過程，這樣就實(shí)現(xiàn)了無人自動(dòng)控制交通燈。 SW1=0時(shí)為人為監(jiān)督模式，交通燈將不再工作，交通秩序?qū)⑼耆诮?/p>

26、通警察的控制下進(jìn)行。 EN_in ：控制紅黃綠燈切換的驅(qū)動(dòng)使能信號(hào)。用于自動(dòng)模式中狀態(tài)的切換選擇。其中 EN_in=00 時(shí)，方向 2 紅燈亮，方向 1 綠燈亮； EN_in=01 時(shí)，方向 2 紅燈亮，方向 1黃燈亮； EN_in=10 時(shí)，方向 2 綠燈亮，方向1 紅燈亮； EN_in=11 時(shí)，方向 2 黃燈亮，方向 1 紅燈亮。該模塊定義輸出端口如下： Red1 ：方向 1 上的紅燈。 Red2 ：方向 2 上的紅燈。 Yellow1 ：方向 1 上的黃燈。 Yellow2 ：方向 2 上的黃燈。 Green1 ：方向 1 上的綠燈。 Green2 ：方向 2 上的綠燈。在 MAX +

27、 plus 軟件中編譯和波形仿真后得到的波形如圖3-1(b) 所示。圖 3-1（b）主控模塊的仿真波形從圖 3-1(b) 可以簡(jiǎn)單的檢查主控模塊 CONTROL設(shè)計(jì)的邏輯上的正確性， 同時(shí)也可以看到一些簡(jiǎn)單的延時(shí)信息。3.2 55 秒倒計(jì)時(shí)模塊 COUNTER55該模塊主要完成 55 秒倒計(jì)時(shí)，控制紅燈的點(diǎn)亮?xí)r間。 實(shí)際中在 1 分鐘內(nèi)還要有綠到黃燈的轉(zhuǎn)換以提醒車輛與行人，所以選擇了 55 秒作為綠燈的點(diǎn)亮?xí)r間。該模塊的模塊框圖如圖3-2 （a）所示：圖 3-2（ a） 55 秒倒計(jì)時(shí)模塊COUNTER55的模塊框圖該模塊定義輸入端口如下： C_CLK：計(jì)數(shù)時(shí)鐘信號(hào)，計(jì)數(shù)器的全局計(jì)數(shù)時(shí)鐘。經(jīng)過

28、分頻后，這個(gè)時(shí)鐘信號(hào)頻率為 1HZ的方波信號(hào)，在時(shí)鐘的上升沿，計(jì)數(shù)器響應(yīng)。 RST ：計(jì)數(shù)器復(fù)位信號(hào)，低電平復(fù)位。復(fù)位后，計(jì)數(shù)器恢復(fù)原始狀態(tài)。即為全零狀態(tài)，這時(shí)輸出數(shù)值為 55。默認(rèn) RST為高電平，工作在計(jì)數(shù)狀態(tài)。 C_EN：計(jì)數(shù)器的使能信號(hào)，在時(shí)鐘信號(hào)下，在這個(gè)信號(hào)為高電平時(shí)，計(jì)數(shù)器才工作與計(jì)數(shù)狀態(tài)，否則，計(jì)數(shù)器工作于保持狀態(tài)。該模塊定義輸出端口如下： D_OUT1：計(jì)數(shù)器的高位輸出，經(jīng)過譯碼后，就可以作為倒計(jì)時(shí)時(shí)間顯示的高位。 D_OUT0：計(jì)數(shù)器的低位輸出，經(jīng)過譯碼后，就可以作為倒計(jì)時(shí)時(shí)間顯示的低位。 C_OUT：計(jì)數(shù)器計(jì)數(shù)到時(shí)脈沖輸出，當(dāng)計(jì)數(shù)器計(jì)數(shù)到設(shè)定時(shí)間時(shí)，就會(huì)產(chǎn)生一個(gè)脈沖信號(hào)，

29、用于驅(qū)動(dòng)狀態(tài)的改變。在 MAX + plus 軟件中編譯和波形仿真后得到的波形如圖3-2 （b）所示。圖 3-2(b) 55秒倒計(jì)時(shí)模塊 COUNTER55仿真波形從圖 3-2(b) 可以簡(jiǎn)單的檢查 55 秒倒計(jì)時(shí)模塊 COUNTER55設(shè)計(jì)的邏輯上的正確性，同時(shí)也可以看到一些簡(jiǎn)單的延時(shí)信息。3.3 5秒倒計(jì)時(shí)模塊 COUNTER05該模塊主要完成5 秒倒計(jì)時(shí)，控制黃燈的點(diǎn)亮?xí)r間。實(shí)際中在1 分鐘內(nèi)還要有紅到黃燈的轉(zhuǎn)換以提醒車輛與行人，所以選擇了55 秒作為紅燈的點(diǎn)亮?xí)r間后，黃燈的點(diǎn)亮?xí)r間必定是 5 秒。該模塊的模塊框圖如圖3-3 （a）所示：圖 3-3 （ a） 5 秒倒計(jì)時(shí)模塊COUNTE

30、R05的模塊框圖該模塊定義輸入端口如下： C_CLK：計(jì)數(shù)時(shí)鐘信號(hào)，計(jì)數(shù)器的全局計(jì)數(shù)時(shí)鐘。經(jīng)過分頻后，這個(gè)時(shí)鐘信號(hào)為頻率為 1HZ的方波信號(hào)，在時(shí)鐘的上升沿，計(jì)數(shù)器響應(yīng)。 RST ：計(jì)數(shù)器復(fù)位信號(hào)，低電平復(fù)位。復(fù)位后，計(jì)數(shù)器恢復(fù)原始狀態(tài)。即為全零狀態(tài)，這時(shí)輸出數(shù)值為 05. 默認(rèn) RST為高電平，工作在計(jì)數(shù)狀態(tài)。 C_EN：計(jì)數(shù)器的使能信號(hào)，在時(shí)鐘信號(hào)下，在這個(gè)信號(hào)為高電平時(shí)，計(jì)數(shù)器才工作與計(jì)數(shù)狀態(tài)，否則，計(jì)數(shù)器工作與保持狀態(tài)。該模塊定義輸出端口如下： D_OUT1：計(jì)數(shù)器的高位輸出，經(jīng)過譯碼后，就可以作為倒計(jì)時(shí)時(shí)間顯示的高位，通常情況下為 0。 D_OUT0：計(jì)數(shù)器的低位輸出，經(jīng)過譯碼后，就

31、可以作為倒計(jì)時(shí)時(shí)間顯示的低位。 C_OUT：計(jì)數(shù)器計(jì)數(shù)到時(shí)脈沖輸出，當(dāng)計(jì)數(shù)器計(jì)數(shù)到設(shè)定時(shí)間時(shí)，就會(huì)產(chǎn)生一個(gè)脈沖信號(hào)，用于驅(qū)動(dòng)狀態(tài)的改變。在 MAX + plus 軟件中編譯和波形仿真后得到的波形如圖3-3 （b）所示。圖 3-3 （ b） 5 秒倒計(jì)時(shí)模塊 COUNTER05的仿真波形3.4 倒計(jì)時(shí)時(shí)間選擇驅(qū)動(dòng)模塊SCAN該 模塊 主要完 成倒 計(jì)時(shí) 時(shí)間 長(zhǎng)短選 擇的 功能 ，輸 入信號(hào) 來自 兩個(gè) 倒計(jì)時(shí)模塊COUNTER55和 COUNTER05，當(dāng)?shù)褂?jì)數(shù)完成時(shí)產(chǎn)生一個(gè)脈沖用于驅(qū)動(dòng)此模塊產(chǎn)生 00，01，10， 11 序列來驅(qū)動(dòng)倒計(jì)時(shí)時(shí)間選擇模塊 COUNTERSELECT。該模塊的模塊

32、框圖如圖3-4 （a）所示：圖 3-4 （a） 倒計(jì)時(shí)時(shí)間選擇驅(qū)動(dòng)模塊SCAN的模塊框圖該模塊定義輸入端口如下： EN_in1 ：高位驅(qū)動(dòng)信號(hào)，來源與55 秒倒計(jì)時(shí)的信號(hào)，當(dāng)計(jì)數(shù)器計(jì)時(shí)完成后，產(chǎn)生這個(gè)脈沖來驅(qū)動(dòng)狀態(tài)的改變。 EN_in0 ：低位驅(qū)動(dòng)信號(hào)，來源與 5 秒倒計(jì)時(shí)的信號(hào)，當(dāng)計(jì)數(shù)器計(jì)時(shí)完成后，產(chǎn)生這個(gè)脈沖來驅(qū)動(dòng)狀態(tài)的改變。該模塊定義輸出端口如下： SDATA：狀態(tài)輸出，輸出當(dāng)前狀態(tài)。由于選擇不同的倒計(jì)時(shí)時(shí)間的長(zhǎng)短。在 MAX + plus 軟件中編譯和波形仿真后得到的波形如圖3-3 （b）所示。圖 3-4(b)倒計(jì)時(shí)時(shí)間選擇驅(qū)動(dòng)模塊SCAN的仿真波形3.5 倒計(jì)時(shí)時(shí)間選擇模塊COUNT

33、ERSELECT該模塊主要完成55 秒倒計(jì)時(shí)與 5 秒倒計(jì)時(shí)之間的選擇功能， 在實(shí)際中因?yàn)榇嬖谥t燈到黃燈再轉(zhuǎn)換為綠燈的這樣的一個(gè)變化過程，而紅黃綠燈的點(diǎn)亮?xí)r間不相同，一般是綠黃兩燈的點(diǎn)亮?xí)r間剛好等于紅燈，其中，綠燈亮 55 秒，黃燈亮 5 秒，紅燈亮 60 秒。該模塊的模塊框圖如圖3-5 （a）所示：圖 3-5 （a） 倒計(jì)時(shí)時(shí)間選擇模塊COUNTERSELECT的模塊框圖該模塊定義輸入端口如下： D_IN ：狀態(tài)變化輸入信號(hào)，主要是“ 00，01，10，11”四種狀態(tài)的變化，與倒計(jì)時(shí)時(shí)間長(zhǎng)短的選擇信號(hào)同步。該模塊定義輸出端口如下： D_OUT1：時(shí)間選擇高位輸出，用于選擇驅(qū)動(dòng) 55 秒倒計(jì)

34、時(shí)計(jì)時(shí)器。分別在狀態(tài)輸入“ 00，10”這兩種狀態(tài)時(shí)，即對(duì)應(yīng)綠燈點(diǎn)亮?xí)r間，輸出高電平，使能55 秒倒計(jì)時(shí)計(jì)數(shù)器。 D_OUT0：時(shí)間選擇低位輸出，用于選擇驅(qū)動(dòng)5 秒倒計(jì)時(shí)計(jì)時(shí)器。分別在狀態(tài)輸入“01， 11”這兩種狀態(tài)時(shí)，即對(duì)應(yīng)黃燈點(diǎn)亮?xí)r間，輸出高電平，使能5 秒倒計(jì)時(shí)計(jì)數(shù)器。在 MAX + plus 軟件中編譯和波形仿真后得到的波形如圖3-5(b) 所示。圖 3-5（ b） 倒計(jì)時(shí)時(shí)間選擇模塊COUNTERSELECT的仿真波形3.6 1KHZ 時(shí)鐘信號(hào)模塊FDIV1KHZ該模塊主要完成從開發(fā)試驗(yàn)板上10MHZ的全局時(shí)鐘信號(hào)經(jīng)過分頻得到1KHZ的時(shí)鐘信號(hào)，即完成一個(gè) 10000 分頻的分頻器

35、。分頻器的設(shè)計(jì)是時(shí)序設(shè)計(jì)的比較基礎(chǔ)的知識(shí)，在實(shí)際系統(tǒng)中用得很多，設(shè)計(jì)過程與計(jì)數(shù)器的設(shè)計(jì)很類似。該模塊的模塊框圖入圖3-6 （a）所示：圖 3-6 （ a） 1KHZ 時(shí)鐘信號(hào)模塊 FDIV1KHZ的模塊框圖該模塊定義輸入端口如下： CLK_IN ：時(shí)鐘輸入信號(hào)，來源于全局時(shí)鐘信號(hào)10MHZ的外部輸入。該模塊定義輸出端口如下： CLK_OUT：時(shí)鐘輸出信號(hào)，經(jīng)過分頻后輸出 1KHZ的時(shí)鐘信號(hào)，用于數(shù)碼管的動(dòng)態(tài)顯示。在 MAX + plus 軟件中編譯和波形仿真后得到的波形如圖3-6 （b）所示。圖 3-6 （ b） 1KHZ 時(shí)鐘信號(hào)模塊FDIV1KHZ的仿真波形3.7 1HZ 計(jì)數(shù)時(shí)鐘信號(hào)模塊

36、FDIV1HZ該模塊主要完成從模塊FDIV1KHZ中的 1KHZ時(shí)鐘信號(hào)經(jīng)過分頻得到1HZ的計(jì)數(shù)時(shí)鐘信號(hào)，即完成一個(gè)1000 分頻的分頻器。設(shè)計(jì)過程與模塊6 的設(shè)計(jì)過程基本相同。該模塊的模塊框圖如圖3-7 （a）所示：圖 3-7 （ a） 1HZ 計(jì)數(shù)時(shí)鐘信號(hào)模塊FDIV1HZ的模塊框圖該模塊定義輸入端口如下： CLK_IN ：時(shí)鐘輸入信號(hào)，來源于全局時(shí)鐘信號(hào)1KHZ的外部輸入。該模塊定義輸出端口如下： CLK_OUT：時(shí)鐘輸出信號(hào)，經(jīng)過分頻后輸出 1HZ 的時(shí)鐘信號(hào)，用于驅(qū)動(dòng)秒級(jí)的計(jì)時(shí)器。在 MAX + plus 軟件中編譯和波形仿真后得到的波形如圖3-7 （b）所示。圖 3-7 （ b）

37、1HZ 計(jì)數(shù)時(shí)鐘信號(hào)模塊FDIV1HZ的仿真波形3.8 倒計(jì)時(shí)時(shí)間數(shù)據(jù)多路選擇模塊DATAMUX該模塊主要完成兩組不同倒計(jì)時(shí)時(shí)間數(shù)據(jù)的選擇輸出到后續(xù)顯示模塊。該模塊的模塊框圖如圖3-8 （a）所示：圖 3-8 （ a） 倒計(jì)時(shí)時(shí)間數(shù)據(jù)多路選擇模塊DATAMUX的框圖該模塊定義輸入端口定義： D_IN3 ：4 位 BCD碼輸入信號(hào) 3，來源于 5 秒倒計(jì)時(shí)計(jì)時(shí)器的高位BCD碼輸出，取值范圍為 0-5 。 D_IN2 ：4 位 BCD碼輸入信號(hào) 2，來源于 5 秒倒計(jì)時(shí)計(jì)時(shí)器的低位BCD碼輸出，取值范圍為 0-9 。 D_IN1 ： 4 位 BCD碼輸入信號(hào) 1，來源于 55 秒倒計(jì)時(shí)計(jì)時(shí)器的高位

38、 BCD碼輸出，取值通常為 0。 D_IN0 ： 4 位 BCD碼輸入信號(hào) 0，來源于 55 秒倒計(jì)時(shí)計(jì)時(shí)器的低位 BCD碼輸出，取值范圍為 0-5 。 SEL ：狀態(tài)選擇輸入信號(hào)，用于在不同狀態(tài)下選擇不同的計(jì)時(shí)器的輸出數(shù)值作為這個(gè)模塊的輸出。該模塊定義輸出端口定義： D_OUT1：輸出高位 BCD碼，在 SEL 的驅(qū)動(dòng)使能下分別選擇 SEL=“ 00”或“ 10”時(shí)選擇 D_IN1；當(dāng) SEL=“01”或“ 11”時(shí)選擇 D_OUT0：輸出低位 BCD碼，在 SEL 的驅(qū)動(dòng)使能下分別選擇D_IN1 或者 D_IN3, 當(dāng)D_IN3。D_IN0 或者 D_IN2, 當(dāng)SEL=“ 00”或“ 1

39、0”時(shí)選擇 D_IN0；當(dāng) SEL=“01”或“ 11”時(shí)選擇 D_IN2。在 MAX + plus 軟件中編譯和波形仿真后得到的波形如圖3-8 （b）所示。圖 3-8(b)倒計(jì)時(shí)實(shí)際數(shù)據(jù)多路選擇模塊DATAMUX的仿真波形3.9 動(dòng)態(tài)顯示驅(qū)動(dòng)模塊DISPSELECT該模塊主要完成倒計(jì)時(shí)數(shù)碼管的動(dòng)態(tài)顯示。動(dòng)態(tài)顯示即分時(shí)顯示，但是時(shí)間間隔的選擇既要保證人眼看起來是同時(shí)顯示，既不會(huì)出現(xiàn)兩位數(shù)字的斷續(xù)顯示，又要保證不會(huì)覆蓋顯示數(shù)字，即不會(huì)出現(xiàn)上個(gè)數(shù)字與下個(gè)數(shù)字之間的顯示過快使得人眼來不及分辨。該模塊模塊框圖如圖3-9 （a）所示：圖 3-9 （ a） 動(dòng)態(tài)顯示驅(qū)動(dòng)模塊DISPSELECT的模塊框圖該

40、模塊定義輸入端口如下： CLK ：動(dòng)態(tài)選擇循環(huán)時(shí)鐘信號(hào)，此信號(hào)為 1KHZ的時(shí)鐘信號(hào)。該模塊定義輸出端口如下： D_OUT：動(dòng)態(tài)選擇循環(huán)輸出信號(hào)，在 1KHZ時(shí)鐘信號(hào)的驅(qū)動(dòng)下，產(chǎn)生“ 01”，“10”序列，用于選擇數(shù)碼管，以達(dá)到動(dòng)態(tài)顯示。在 MAX + plus 軟件中編譯和波形仿真后得到的波形如圖3-9 （b）所示。圖 3-9(b)動(dòng)態(tài)顯示驅(qū)動(dòng)模塊DISPSELECT的仿真波形3.10顯示數(shù)據(jù)多路選擇模塊DISPMUX該模塊主要完成數(shù)碼管顯示數(shù)據(jù)的分時(shí)選擇，以實(shí)現(xiàn)分時(shí)動(dòng)態(tài)顯示。該模塊的模塊框圖如圖3-10 （a）所示：圖 3-10 （ a） 顯示數(shù)據(jù)多路選擇模塊DISPMUX的框圖該模塊定義

41、輸入端口如下： SEL ：狀態(tài)輸入信號(hào)，用于分時(shí)選擇輸入信號(hào)到輸出端口。D_IN1：顯示數(shù)據(jù)高位輸入信號(hào)，為4 位BCD碼。 D_IN0 ：顯示數(shù)據(jù)低位輸入信號(hào)，為4 位 BCD碼。該模塊定義輸出端口如下： D_OUT：顯示數(shù)據(jù)輸出，在 SEL的驅(qū)動(dòng)下，分別選擇 D_IN0 與 D_IN1。當(dāng) SEL=“01”時(shí)，選擇 D_IN0；當(dāng) SEL=“ 10”時(shí)，選擇 D_IN1；其余情況下輸出為“ 00”。在 MAX + plus 軟件中編譯和波形仿真后得到的波形如圖3-10 （ b）所示。圖 3-10(b)顯示數(shù)據(jù)多路選擇模塊DISPMUX的仿真波形3.11顯示數(shù)據(jù)譯碼模塊DISPDECODER

42、該模塊主要完成 4 位據(jù)分別對(duì)應(yīng)數(shù)碼管的數(shù)據(jù)段BCD碼到 8 位 BCD碼數(shù)碼管顯示數(shù)據(jù)的譯碼，譯碼后的A、B、C、 D、 E、 F、 G、 DP。8 位數(shù)該模塊的模塊框圖如圖3-11 （a）所示：圖 3-11 （ a） 顯示數(shù)據(jù)譯碼模塊DISPDECODER的模塊該模塊定義輸入端口如下： DATA_IN： 4 位 BCD碼輸入信號(hào)。該模塊定義輸出端口如下： DATA_OUT：8 位數(shù)碼管顯示數(shù)據(jù)輸出信號(hào)，用于顯示數(shù)據(jù)。在 MAX + plus 軟件中編譯和波形仿真后得到的波形如圖3-11 （ b）所示。圖 3-11(b)顯示數(shù)據(jù)譯碼模塊DISPDECODER的仿真波形3.12頂層電路 TOP

43、到此，各個(gè)模塊都已經(jīng)設(shè)計(jì)和仿真完畢。需要將這些小模塊連接起來完成整個(gè)系統(tǒng)的設(shè)計(jì)，即進(jìn)行頂層電路的設(shè)計(jì)。頂層電路的設(shè)計(jì)又有幾種常用的方法，在 Verilog HDL 設(shè)計(jì)中主要有兩種：一是用與模塊設(shè)計(jì)一樣的方式，即用 Verilog HDL 語(yǔ)言來編程寫模塊電路的連接關(guān)系，主要是輸入與輸出的連接， 從而設(shè)計(jì)出頂層電路； 二是利用電路原理圖的設(shè)計(jì)方式， 這種設(shè)計(jì)方式，與通常情況下的基于分立電路的原理圖設(shè)計(jì)基本類似，這種方法簡(jiǎn)潔二明了。因此，我選擇了 第二種方式，即基于原理圖的設(shè)計(jì)。頂層電路如圖 3-12 所示：圖 3-12 頂層電路的接線圖四 結(jié) 論通過程序仿真，可以看出各個(gè)模塊功能都得到實(shí)現(xiàn)。在

44、這個(gè)交通燈的系統(tǒng)設(shè)計(jì)中，能夠保證在確定的時(shí)間，倒計(jì)數(shù)數(shù)字顯示能夠及時(shí)變化，紅黃綠燈能準(zhǔn)確的變化。在綠燈亮了 55 秒后變化為黃燈亮 5 秒，然后實(shí)現(xiàn)了十字路口縱橫路放行與禁行的切換控制。謝辭在做本設(shè)計(jì)的過程當(dāng)中，我閱讀了很多資料，充實(shí)了我的專業(yè)課知識(shí)，在交通控制系統(tǒng)的設(shè)計(jì)完成過程當(dāng)中，我學(xué)會(huì)了很多，并讓我感覺到我的知識(shí)的匱乏，盡管老師和同學(xué)竭盡全力幫助我來保證設(shè)計(jì)的精確性、可靠性和完善性，但加上時(shí)間的倉(cāng)促，設(shè)計(jì)還有很多不足之處，懇請(qǐng)老師批評(píng)指正。在畢業(yè)設(shè)計(jì)順利完成之際， 我特別感謝我的指導(dǎo)老師唐予軍老師在我設(shè)計(jì)寫作過程中給予的傾力幫助和悉心指導(dǎo)。在本設(shè)計(jì)的設(shè)計(jì)過程中，唐老師在繁忙的工作之余不辭

45、勞苦給我提供了許多寶貴的意見和資料。論文的整個(gè)撰寫過程中，唐老師傳授了我對(duì)論文寫作的框架和思路，在論文的修改過程中，唐老師不斷地對(duì)論文進(jìn)行審核，并且指出論文的不足之處 , 提出很多寶貴的改進(jìn)意見。他的督促和幫助使我順利完成了畢業(yè)設(shè)計(jì)及論文。在此對(duì)唐老師的無私幫助致以深深的謝意！最后感謝各位同學(xué)和朋友在設(shè)計(jì)和論文的寫作過程中給予的無私幫助！ 更要感謝大家在生活和學(xué)習(xí)里對(duì)我的關(guān)心，幫助和支持！本次論文與設(shè)計(jì)的完成對(duì)我是一個(gè)巨大的激勵(lì)，使我對(duì)學(xué)術(shù)的研究方面充滿信心，更為我在今后的學(xué)習(xí)與工作中提供了寶貴的經(jīng)驗(yàn)。參考文獻(xiàn)1 劉寶琴，張芳蘭，田立生等 .ALTERA可編程邏輯器件及其應(yīng)用 . 北京：清華大

46、學(xué)出版社 ,19952 趙雅興 .FPGA 原理、設(shè)計(jì)與應(yīng)用 . 天津大學(xué)出版社 ,19983夏宇聞 .Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程. 北京航空航天大學(xué)出版社,20034 李廣軍等著 . 可編程 ASIC 設(shè)計(jì)與應(yīng)用 . 成都：電子科技大學(xué)出版社 ,20005 徐志軍等著 .CPLDFPGA的開發(fā)與應(yīng)用 . 北京：電子工業(yè)出版社 ,20026 翁大元等著 .FPGA 設(shè)計(jì)與應(yīng)用 . 西安：西安電子科技大學(xué)出版社,20027 夏宇聞 . 從算法設(shè)計(jì)到硬件邏輯的實(shí)現(xiàn) - 復(fù)雜數(shù)字邏輯系統(tǒng)的 Verilog HDL設(shè)計(jì)技術(shù)和方法 . 北京：高等教育出版社,20018 陳雪松，滕立中編著 .VHDL

47、 入門與應(yīng)用 . 北京 : 人民郵電出版社 ,20009 劉玉琴，沈雅芬 . 計(jì)算機(jī)電路基礎(chǔ) (1). 北京 : 中央廣播電視大學(xué)出版社 ,200010 邊計(jì)年，薛宏熙譯 . 用 VHDL設(shè)計(jì)電子線路 . 北京 : 清華大學(xué)出版社 ,200011 WenNuan,Zibin Dai,Yongfu Zhang.FPGA IMPLEMENTATION OF RSA PUBLIC-KEY CRYPTOGRAPHICCOPROCESSOR BASED ON SYSTOLIC LINEAR ARRAY ARCHITECTUREElectronic. technology magazine，2003附錄本設(shè)計(jì)溫度計(jì)的程序如下：* 主控模塊 control* module control(en_in,rst,sw1,red1,red2,yellow1,yellow2,green1,green2);* 輸入輸出端口定義 * output red1;output red2; output yellow