電子工程師常見(jiàn)面試題

1、電子工程師常見(jiàn)面試題2推薦模擬電路1、基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子）基爾霍夫電流定律是一個(gè)電荷守恒定律，即在一個(gè)電路中流入一個(gè)節(jié) 點(diǎn)的電荷與流出同一個(gè) 節(jié)點(diǎn)的電荷相等.基爾霍夫電壓定律是一個(gè)能量守 恒定律，即在一個(gè)回路中回路電壓之和為零.2、平板電容公式（C= £ S/4兀kd）。（未知）3、最基本的如三極管曲線特性。（未知）4、描述反饋電路的概念，列舉他們的應(yīng)用。（仕蘭微電子）5、負(fù)反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電 流并聯(lián)反饋）；負(fù)反饋的優(yōu)點(diǎn)（降低放大器的增益靈敏度，改變輸入電阻和 輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自

2、動(dòng)調(diào)節(jié)作用）（未知）6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁矗心男┓椒?？（仕蘭微電子）7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個(gè)方法。8、給出一個(gè)查分運(yùn)放，如何相位補(bǔ)償，并畫(huà)補(bǔ)償后的波特圖。（凹凸）9、基本放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器），優(yōu)缺點(diǎn) ，特別是廣泛采用差分結(jié)構(gòu)的原因。（未知）10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分 量。11、畫(huà)差放的兩個(gè)輸入管。（凹凸）12、畫(huà)出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫(huà)出一個(gè)晶體管級(jí)的運(yùn)放電路。（仕蘭微電子）13、用運(yùn)算放大器組成一個(gè)10 倍的放大器。（未知）14、

3、給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性（就是個(gè)積分電路），并求輸出端某點(diǎn)的rise/fall 時(shí)間。 （Infineon 筆試試題）15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓 分別為C上電壓和R上電 壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾 波器。當(dāng)RC<<T寸，給出輸入電壓波形圖，繪制兩種路的輸出波形圖。16、有源濾波器和無(wú)源濾波器的原理及區(qū)別?（新太硬件）17、有一時(shí)域信號(hào)S=V0sin（2pif0t）+V1cos（2pif1t）+2sin（2pif3t+90）, 當(dāng)其通過(guò)低通、帶 通、高通濾波器后的信號(hào)表示方式。（未知

4、）18、選擇電阻時(shí)要考慮什么？（東信筆試題）19、在CMO電路中，要有一個(gè)單管作為開(kāi)關(guān)管精確傳遞模擬低電平，這個(gè) 單管你會(huì)用P管 還是N管，為什么？（仕蘭微電子）20、給出多個(gè)mos管組成的電路求5個(gè)點(diǎn)的電壓。（Infineon 筆試試題）21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請(qǐng)畫(huà)出你知道的線路結(jié)構(gòu)，簡(jiǎn)單描述其優(yōu)缺點(diǎn)。（仕蘭微電子）22、畫(huà)電流偏置的產(chǎn)生電路，并解釋。（凹凸）23、史密斯特電路, 求回差電壓。（華為面試題）24、晶體振蕩器, 好像是給出振蕩頻率讓你求周期（ 應(yīng)該是單片機(jī)的,12分之一周期 ） （華為面試題）25、LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫(huà)出其原理圖

5、。（仕蘭微電子）26、VCO什么，什么參數(shù)（壓控振蕩器？）（華為面試題）27、鎖相環(huán)有哪幾部分組成？（仕蘭微電子）28、鎖相環(huán)電路組成，振蕩器（比如用 D觸發(fā)器如何搭）。（未知）29、求鎖相環(huán)的輸出頻率，給了一個(gè)鎖相環(huán)的結(jié)構(gòu)圖。（未知）30、如果公司做高頻電子的，可能還要 RF知識(shí)，調(diào)頻，鑒頻鑒相之類，不一一列舉。31、一電源和一段傳輸線相連（長(zhǎng)度為L(zhǎng),傳輸時(shí)間為T(mén)）,畫(huà)出終端處波形，考慮傳輸線無(wú)損耗。給出電源電壓波形圖，要求繪制終端波形圖。（未知）32、微波電路的匹配電阻。（未知）33、DAG口 ADC勺實(shí)現(xiàn)各有哪些方法？（仕蘭微電子）34、 A/D 電路組成、工作原理。（未知）35、 實(shí)際

6、工作所需要的一些技術(shù)知識(shí)（ 面試容易問(wèn)到） 。 如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運(yùn)放，布版圖注意的地方等等, 一般會(huì)針對(duì)簡(jiǎn)歷上你所 寫(xiě)做過(guò)的東西具體問(wèn)，肯定會(huì)問(wèn)得很細(xì)。數(shù)字電路1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。3、什么是" 線與 "邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc 門(mén)來(lái)oc 門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)。上拉電實(shí)現(xiàn)，由于不用同時(shí)在輸出端口應(yīng)加一個(gè)4

7、、什么是Setup 和 Holdup 時(shí)間？（漢王筆試）5、 setup 和 holdup 時(shí)間 , 區(qū)別 . （南山之橋）6、 解釋setup time 和 hold time 的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。7、解釋setup 和 hold time violation ，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。（威盛 VIA2003.11.06 上海筆試試題）Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間 -Setuptime. 如不

8、滿足setup time, 這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā) 器，只有在下一保 持時(shí)間是指觸發(fā)器的時(shí)個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器 . 建立時(shí)間(Setup Time) 和保持時(shí)間(Hold time )。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFFW不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability 的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別

9、被稱為建立時(shí)間裕量和保持時(shí)間裕量。8、說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。(仕蘭微電子)9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門(mén)的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。10、你知道那些常用邏輯電平？ TTL與COM電平可以直接互連嗎？（漢王筆試）常用邏輯電平：12V, 5V, 3.3V; TTL和CMO界可以直接互連，由于 TTL是在0.3-3.6V 之間，而CMOSU是有在12V

10、的有在5V的。CMO瑜出接至U TTL是可以直接互連。TTL接到CMO需要在輸出端口加一上拉電阻接到 5V或者 12V。11、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。12、 IC 設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。（南山之橋）13、MOOREf MEELEY犬態(tài)機(jī)的特征。（南山之橋）14、多時(shí)域設(shè)計(jì)中, 如何處理信號(hào)

11、跨時(shí)域。（南山之橋）15、給了reg 的 setup,hold 時(shí)間，求中間組合邏輯的delay 范圍。（飛利浦大唐筆試）Delay < period - setup ? hold16、時(shí)鐘周期為T(mén),觸發(fā)器D1的建立時(shí)間最大為T(mén)1max最小為T(mén)1min。組合邏輯電路最大延遲為T(mén)2max最小為T(mén)2min。問(wèn)，觸發(fā)器D2的建立時(shí)間 T3 和保持時(shí)間應(yīng)滿足什么條件。（華為）17、給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck->q, 還有 clock 的delay, 寫(xiě)出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。（威盛VIA 2003.11.06 上海筆試試題）18、說(shuō)說(shuō)靜態(tài)、

12、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛VIA 2003.11.06 上海筆試試題）19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing 。（威盛VIA2003.11.06 上海筆試試題）20、給出一個(gè)門(mén)級(jí)的圖，又給了各個(gè)門(mén)的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什 么，還問(wèn)給出輸入，使得輸出依賴于關(guān)鍵路徑。（未知）21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā) 器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等。（未知）22、 卡諾圖寫(xiě)出邏輯表達(dá)使。（威盛 VIA 2003.11.06 上海筆試試題）23、化簡(jiǎn)F（A,B,C,D）= m（1,3,4,5,10,11,12,13,14,15） 的和。（威盛

13、）24、 please show the CMOS inverter schmatic,layout and its c rosssectionwith P- well process.Plot its transfer curve （Vout-Vin） And also explainthe operation region of PMOS and NMOS for each segment of t he transfer curve?（威盛筆試題c ircuit design-beijing-03.11.09 ）25、 To design a CMOS invertor with bal

14、ance rise and fall time,please define the ration of channel width of PMOS andNMOS and explain?26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大？（仕蘭微電子）27、用mos管搭出一個(gè)二輸入與非門(mén)。（揚(yáng)智電子筆試）28、 please draw the transistor level schematic of a cmos 2 inputAND gate and explain which input has faster response for ou tput rising edge.

15、（less delay time） 。 （威盛筆試題circuit design-beijing-03.11.09）29、畫(huà)出 NOT,NAND,NOR符號(hào)，真值表，還有 transistoEevel的電路。（ Infineon 筆試）30、畫(huà)出 CMOS圖，畫(huà)出 tow-to-one mux gate 。（威盛 VIA 2003.11.06上海筆試試題）31、用一個(gè)二選一 mux和一個(gè)inv實(shí)現(xiàn)異或。（飛利浦大唐筆試）32、畫(huà)出Y=A*B+Ccmos電路圖。（科廣試題）33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。（飛利浦大唐筆試）34、畫(huà)出CMO電路的晶體管級(jí)電路圖，實(shí)現(xiàn) Y=A*B+C（D

16、+E）（仕蘭微電子）35、利用4 選 1 實(shí)現(xiàn) F（x,y,z）=xz+yz 。（未知）36、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx 用最少數(shù)量的與非門(mén)實(shí)現(xiàn)（實(shí)際上就是化簡(jiǎn)）。37、給出一個(gè)簡(jiǎn)單的由多個(gè) NOT,NAND,NOR成的原理圖，根據(jù)輸入波形畫(huà)出各點(diǎn)波形。（Infineon 筆試）38、為了實(shí)現(xiàn)邏輯（A XOR B OR （C AND D ,請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什么？1） INV 2） AND 3） OR 4） NAND 5） NOR 6） XOR答案： NAND（未知）39、用與非門(mén)等設(shè)計(jì)全加法器。（華為）40、給出兩個(gè)門(mén)電路讓你分析異同。（華為）41

17、、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為（仕蘭微電子）42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是 F （也就是如果A,B,C,D,E中 1 的個(gè)數(shù)比0 多，那么F 輸出為 1 ，否則 F 為 0），用與非門(mén)實(shí)現(xiàn)，輸入數(shù)目沒(méi)有限制。43、用波形表示D觸發(fā)器的功能。（揚(yáng)智電子筆試）44、用傳輸門(mén)和倒向器搭一個(gè)邊沿觸發(fā)器。（揚(yáng)智電子筆試）45、用邏輯們畫(huà)出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題）46、畫(huà)出DFF的結(jié)構(gòu)圖，用verilog實(shí)現(xiàn)之。（威盛）47、畫(huà)出一種CMOS D鎖存器的電路圖和版圖。（未知） 48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試）49、簡(jiǎn)

18、述latch 和 filp-flop 的異同。（未知）50、LATCHf口 DFF的概念和區(qū)別。（未知）51、 latch 與 register 的區(qū)別 , 為什么現(xiàn)在多用register. 行為級(jí)描述中l(wèi)atch 如何產(chǎn)生的。（南山之橋）52、用D觸發(fā)器做個(gè)二分顰的電路.又問(wèn)什么是狀態(tài)圖。（華為）53、請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？（漢王筆試）54、怎樣用D觸發(fā)器、與或非門(mén)組成二分頻電路？（東信筆試）55、 How many flip-flop circuits are needed to divide by 16?（Intel） 16 分頻？56、用filp-flop 和 log

19、ic-gate 設(shè)計(jì)一個(gè)1 位加法器，輸入carryin和current-stage ，輸出carryout 和 next-stage. (未知)57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。（華為）58、實(shí)現(xiàn)N 位 Johnson Counter,N=5 。（南山之橋）59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7 進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢？（仕蘭微電子）60、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn)Verilog/VHDL ，如設(shè)計(jì)計(jì)數(shù)器。（未知）61、BLOCKING NONBLOCKING 的區(qū)另 U（南山之橋）62、寫(xiě)異步D觸發(fā)器的verilog module 。（揚(yáng)智電子筆試）module dff8(clk

20、, reset, d, q);input clk;input reset;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge reset)if(reset)q <= 0;elseq <= d;endmodule（漢王筆試）63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述?module divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;reg out ;always ( posedge clk or posedge re

21、set) if ( reset) out <= 0;elseout <= in;assign in = out;assign clk_o = out;endmodule64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：a) 你所知道的可編程邏輯器件有哪些？ b)試用VHD或VERILOG ABLE苗述8位D觸發(fā)器邏輯。(漢王筆試)PAL， PLD， CPLD， FPGA。module dff8(clk , reset, d, q);input clk;input reset;input d;output q;reg q;always （posedge clk or posedg

22、e reset）if（reset）q <= 0;elseq <= d;endmodule65、請(qǐng)用HDL苗述四位的全加法器、5分頻電路。（仕蘭微電子）66、用VERILOG VHDLf一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。（未知）67、用VERILOG VHD與一段代碼，實(shí)現(xiàn)消除一個(gè)glitch 。（未知）68、 一個(gè)狀態(tài)機(jī)的題目用verilog 實(shí)現(xiàn) （不過(guò)這個(gè)狀態(tài)機(jī)畫(huà)的實(shí)在比較差，很容易誤解的）VIA 2003.11.06 上海筆試試題）69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。（仕蘭微電子）70、畫(huà)狀態(tài)機(jī)，接受1， 2， 5分錢(qián)的賣(mài)報(bào)機(jī)，每份報(bào)紙5分錢(qián)。（揚(yáng)智電子筆試）71、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)

23、系統(tǒng)，賣(mài)soda 水的，只能投進(jìn)三種硬幣，要正確的找回錢(qián)數(shù)。（1）畫(huà)出fsm （有限狀態(tài)機(jī)）；（2）用verilog編程,語(yǔ)法要符合fpga 設(shè)計(jì)的要求。72、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣(mài)機(jī)，飲料10 分錢(qián)，硬幣有5 分和 10 分兩種，并考慮找零：（1）畫(huà)出fsm （有限狀態(tài)機(jī)）；（2）用verilog編程，語(yǔ)法要符合fpga 設(shè)計(jì)的要求；（3）設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過(guò)程。（未知）73、畫(huà)出可以檢測(cè)10010串的狀態(tài)圖, 并 verilog 實(shí)現(xiàn)之。 （威盛）74、用FS帳現(xiàn)101101的序列檢測(cè)模塊。（南山之橋）a 為輸入端，b 為輸出端，如果a 連續(xù)輸入為1101 則 b 輸出為1，否

24、則為0。例如 a： 0001100110110100100110b： 0000000000100100000000請(qǐng)畫(huà)出 state machine ; 請(qǐng)用 RTL描述其 state machine。（未知）75、 用 verilog/vddl 檢測(cè) stream 中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫(xiě)）。（飛利浦大唐筆試）76、用verilog/vhdl 寫(xiě)一個(gè) fifo 控制器 （包括空，滿，半滿信號(hào)）。（飛利浦大唐筆試）77、 現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx ，其中， x 為 4 位二進(jìn)制整數(shù)輸入信號(hào)。y 為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為

25、35v假設(shè)公司接到該項(xiàng)目后，交由你來(lái)負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品的設(shè)計(jì)全程。（仕蘭微電子）78、sram, falsh memory ,及dram的區(qū)別？（新太硬件面試）79、給出單管DRAM）原理圖（西電版數(shù)字電子技術(shù)基礎(chǔ)作者楊頌華、馮毛官205頁(yè)圖9 14b）,問(wèn)你有什么辦法提高refresh time ，總共 有 5 個(gè)問(wèn)題，記不起來(lái)了。（降低溫度，增大電容存儲(chǔ)容量）（Infineon 筆試）80、 Please draw schematic of a common SRAM cell with 6transistors,point out which nodes can store

26、data and which node is word line control? （威盛筆試題cir cuit design-beijing-03.11.09 ）81、名詞 :sram,ssram,sdram名詞 IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate壓控振蕩器的英文縮寫(xiě)（VCO）。動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(xiě)（DRA

27、M。）名詞解釋，無(wú)聊的外文縮寫(xiě)罷了，比如PCI、 ECC、 DDR、 interruptpipeline IRQ,BIOS,USB,VHDL,VLSI VC熊控振蕩器）RAM （動(dòng)態(tài)隨機(jī)存儲(chǔ)器），F(xiàn)IR IIRDFT（離散傅立葉變換） 或者是中文的，比如：a. 量化誤差b. 直方圖 c. 白平衡IC 設(shè)計(jì)基礎(chǔ)（流程、工藝、版圖、器件）1、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電路相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMO、S MCU、 RISC CISC DSR ASIC FPG懈的概念）。（仕蘭微面試題目）2、FPG街口 ASIC的概念，他們的區(qū)別。（未知

28、）答案：FPG渥可編程ASICASIC:專用集成電路，它是面向?qū)ｉT(mén)用途的電路，專門(mén)為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門(mén)陣列等其它ASIC（Application SpecificIC） 相比，它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)3、什么叫做OTPh掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目）4、 你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？（仕蘭微面試題目）5、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。（仕蘭微面試題目）6、簡(jiǎn)述FPG礙可編程邏輯器件設(shè)計(jì)流程。（仕蘭微

29、面試題目）7、IC設(shè)計(jì)前端到后端的流程和 eda工具。（未知）8、從RTL synthesis 到 tape out 之間的設(shè)計(jì)flow, 并列出其中各步使用的tool. （未知）9、 Asic 的 design flow 。（威盛VIA 2003.11.06 上海筆試試題）10、寫(xiě)出asic 前期設(shè)計(jì)的流程和相應(yīng)的工具。（威盛）11、集成電路前段設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。（揚(yáng)智電子筆試）先介紹下IC 開(kāi)發(fā)流程：1. ）代碼輸入（design input）用 vhdl 或者是 verilog 語(yǔ)言來(lái)完成器件的功能描述，生成 hdl 代碼語(yǔ)言輸入工具：SUMMIT VISUALHDLMENTOR

30、 RENIOR圖形輸入: composer(cadence);viewlogic (viewdraw)2. )電路仿真(circuit simulation)將 vhd 代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確數(shù)字電路仿真工具：Verolog ： CADENCE Verolig-XLSYNOPSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOPSYS VSSMENTOR Modle-sim模擬電路仿真工具：*ANTI HSpice pspice ， spectre micro microwave: eesoft : hp3. )邏輯綜合(syn

31、thesis tools)邏輯綜合工具可以將設(shè)計(jì)思想vhd 代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門(mén)級(jí)電路 ；將初級(jí)仿真中所沒(méi)有考慮的門(mén)沿（ gates delay ） 反標(biāo)到生成的門(mén)級(jí)網(wǎng)表中, 返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。12、請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程？（仕蘭微面試題目）13、 是否接觸過(guò)自動(dòng)布局布線？請(qǐng)說(shuō)出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元素？（仕蘭微面試題目）14、描述你對(duì)集成電路工藝的認(rèn)識(shí)。（仕蘭微面試題目）15、 列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18 指的是什么？（仕蘭微面試題目）16、請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀。（仕蘭微面試題

32、目）18、描述CMO電路中閂鎖效應(yīng)產(chǎn)生的過(guò)程及最后的結(jié)果？（仕蘭微面試題目）19、解釋 latch-up 現(xiàn)象和 Antenna effect 和其預(yù)防措施. （未知）20、什么叫Latchup?（科廣試題）21、什么叫窄溝效應(yīng)? （科廣試題）22、什么是NMOS PMOSCMOS什么是增強(qiáng)型、耗盡型？什么是 PNP、NPN他們有什么差 別？（仕蘭微面試題目）23、硅柵COMST藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微面試題目）24、畫(huà)出CMOSI體管的CROSS-OVE® （應(yīng)該是縱剖面圖），給出所有可能的傳輸特性和轉(zhuǎn)移特性。（Infineon 筆試試題

33、）25、以interver 為例，寫(xiě)出N阱CMOS process流程，并畫(huà)出剖面圖（科廣試題）26、 Please explain how we describe the resistance insemiconductor. Compare the resistance of a metal,poly and diffusion in tranditional CMOS process. （威盛筆試題circuit design-beijing-03.11.09 ）27、說(shuō)明mos一半工作在什么區(qū)。（凹凸的題目和面試）28、畫(huà)p-bulk的nmo曦面圖。（凹凸的題目和面試）29、寫(xiě)sche

34、matic note （？），越多越好。（凹凸的題目和面試）30、寄生效應(yīng)在ic 設(shè)計(jì)中怎樣加以克服和利用。（未知）31、太底層的MO潸物理特性感覺(jué)一般不大會(huì)作為筆試面試題，因?yàn)槿俏㈦娮游锢?，公式推?dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究。IC 設(shè)計(jì)的話需要熟悉的軟件:Cadence,Synops ys, Avant , UNIX當(dāng)然也要大概會(huì)操作。（揚(yáng)智電子筆試）32、 unix 命令 cp -r, rm,uname單片機(jī)、MCU計(jì)算機(jī)原理1、簡(jiǎn)單描述一個(gè)單片機(jī)系統(tǒng)的主要組成模塊，并說(shuō)明各模塊之間的數(shù)據(jù)流流向和控制流流向。簡(jiǎn)述單片機(jī)應(yīng)用系統(tǒng)的設(shè)計(jì)原則。（仕蘭微面試題目）2、畫(huà)出8031與2716

35、 （2K*8ROM的連線圖，要求采用三-八譯碼器， 8031 的P2.5,P2.4和P2.3參加譯碼，基本地址范圍為 3000H-3FFFH i2716 有沒(méi)有重疊地址？根據(jù)是什么？若有，則寫(xiě)出每片2716的重疊地址范圍。3、用8051 設(shè)計(jì)一個(gè)帶一個(gè)8*16 鍵盤(pán)加驅(qū)動(dòng)八個(gè)數(shù)碼管（共陽(yáng)）的原理圖。（仕蘭微面試題目）4、 PCI 總線的含義是什么？PCI 總線的主要特點(diǎn)是什么？5、中斷的概念？簡(jiǎn)述中斷的過(guò)程。（仕蘭微面試題目）6、如單片機(jī)中斷幾個(gè)/ 類型，編中斷程序注意什么問(wèn)題；（未知）7、要用一個(gè)開(kāi)環(huán)脈沖調(diào)速系統(tǒng)來(lái)控制直流電動(dòng)機(jī)的轉(zhuǎn)速，程序由8051 完成。簡(jiǎn)單原理如下：由P3.4 輸出脈沖

36、的占空比來(lái)控制轉(zhuǎn)速，占空比越大，轉(zhuǎn)速越快；而占空比由 K7-K0八個(gè)開(kāi)關(guān)來(lái)設(shè)置，直接與 P1 口相連（開(kāi)關(guān)撥到下方時(shí)為"0",撥到上方時(shí)為"1",組成一個(gè)八位二進(jìn)制數(shù) N）,要求占空比為 N/256。（仕蘭微面試題目）下面程序用計(jì)數(shù)法來(lái)實(shí)現(xiàn)這一功能，請(qǐng)將空余部分添完整。MOV P1， #0FFHLOOP1 ： MOV R，4 #0FFHMOV R3， #00HLOOP2 ： MOV A， P1SUBB A， R3JNZ SKP1SKP1： MOV C， 70HMOV P3.4， CACALL DELAY:此延時(shí)子程序略AJMP LOOP18、單片機(jī)上電后

37、沒(méi)有運(yùn)轉(zhuǎn)，首先要檢查什么？（東信筆試題）9、 What is PC Chipset? （揚(yáng)智電子筆試）芯片組（ Chipset ）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì) CPU勺類型和 主頻、內(nèi)存 的類型和最大容量ISA/PCI/A GP插梢、ECCIU錯(cuò)等支持。南橋芯片則提供對(duì)KBC （鍵盤(pán)控制器）、RTC（實(shí)時(shí)時(shí)鐘控制器）、USB（通用串行總線）、UltraDMA/33（66）EIDE數(shù)據(jù)傳輸方式和ACPI （高級(jí)能源管理）等的支持。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋（Host Bridge ）。除了最通用的南北橋結(jié)構(gòu)外，目前芯

38、片組正向更高級(jí)的加速集線架構(gòu)發(fā)展，Intel的8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如 IDE 接口、音效、MODEM USB接接入主芯片，能夠提供比 PCI總線寬一倍的帶寬，達(dá)到了266MB/s。10、如果簡(jiǎn)歷上還說(shuō)做過(guò)cpu 之類，就會(huì)問(wèn)到諸如cpu 如何工作，流水線之類的問(wèn)題。（未知）11、計(jì)算機(jī)的基本組成部分及其各自的作用。（東信筆試題）12、 請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。（漢王筆試）13、 cache 的主要部分什么的。（威盛VIA 2003.11.06 上海筆試試題）14、同步異步傳輸?shù)牟町悾ㄎ粗?

39、5、串行通信與同步通信異同, 特點(diǎn) , 比較。（華為面試題）16、RS232c高電平脈沖對(duì)應(yīng)的TTL邏輯是？（負(fù)邏輯？）（華為面試題）信號(hào)與系統(tǒng)1、的話音頻率一般為3003400Hz若對(duì)其采樣且使信號(hào)不失真，其最小的采樣頻率應(yīng)為多大？若采用 8KHZ勺采樣頻率，并采用8bit的PCM扁碼，則存儲(chǔ)一秒鐘的信號(hào)數(shù)據(jù)量有多大？（仕蘭微面試題目）2、 什么耐奎斯特定律, 怎么由模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào)。（華為面試題）3、如果模擬信號(hào)的帶寬為5khz,要用8K的采樣率，怎么辦？ lucent） 兩路？4、信號(hào)與系統(tǒng): 在時(shí)域與頻域關(guān)系。（華為面試題）5、給出時(shí)域信號(hào)，求其直流分量。（未知）6、給出一時(shí)域信號(hào)

40、，要求（1 ）寫(xiě)出頻率分量，（2）寫(xiě)出其傅立葉變換級(jí)數(shù)； （ 3）當(dāng)波形經(jīng)過(guò)低通濾波器濾掉高次諧波而只保留一次諧波時(shí)，畫(huà)出濾波后的輸出波形。（未知）7、 sketch 連續(xù)正弦信號(hào)和連續(xù)矩形波（ 都有圖 ） 的傅立葉變換。（ Infineon 筆試試題）8、拉氏變換和傅立葉變換的表達(dá)式及聯(lián)系。（新太硬件面題）DSP嵌入式、軟件等1、請(qǐng)用方框圖描述一個(gè)你熟悉的實(shí)用數(shù)字信號(hào)處理系統(tǒng)，并做簡(jiǎn)要的分析；如果沒(méi)有，也可以自己設(shè)計(jì)一個(gè)簡(jiǎn)單的數(shù)字信號(hào)處理系統(tǒng)，并描述其功能及用途。（仕蘭微面試題目）2、數(shù)字濾波器的分類和結(jié)構(gòu)特點(diǎn)。（仕蘭微面試題目）3、IIR , FIR濾波器的異同。（新太硬件面題）4、拉氏變

41、換與Z變換公式等類似東西，隨便翻翻書(shū)把如.h（n尸-a*h（n-1）+b* S （n） a.求h（n）的z變換；b.問(wèn)該系統(tǒng)是否為穩(wěn)定系統(tǒng)；c.寫(xiě)出 FIR數(shù)字濾波器的差分方程；（未知）5、DS林口通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫(huà)出你熟悉的一 種DSP結(jié)構(gòu)圖。（信威d sp 軟件面試題）6、說(shuō)說(shuō)定點(diǎn)DS所口浮點(diǎn)DSP勺定義（或者說(shuō)出他們的區(qū)別）（信威 dsp 軟件面試題）7、說(shuō)說(shuō)你對(duì)循環(huán)尋址和位反序?qū)ぶ返睦斫? （信威 dsp 軟件面試題）8、請(qǐng)寫(xiě)出【8, 7的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼。用 Q15表示 出 0.5 和 0.5. （信威 d sp 軟件面試題）9、DSP勺結(jié)構(gòu)（哈佛結(jié)構(gòu)）

42、；（未知）10、嵌入式處理器類型（如ARM）操作系統(tǒng)種類（Vxworks,ucos,win CE,linux ）,操作系統(tǒng)方面偏CS方向了，在CS篇里面講了；（未 知）11、有一個(gè)LDOK片將用于對(duì)手機(jī)供電，需要你對(duì)他進(jìn)行評(píng)估，你將 如何設(shè)計(jì)你的測(cè)試項(xiàng)目？12、某程序在一個(gè)嵌入式系統(tǒng)（200M CPU 50M SDRAM中已經(jīng)最優(yōu)化了，換到零一個(gè)系統(tǒng)（300M CPU 50M SDRAM中是否還需要優(yōu)化？（Intel ）13、請(qǐng)簡(jiǎn)要描述HUFFMAN碼的基本原理及其基本的實(shí)現(xiàn)方法。（仕蘭微面 試題目）14、說(shuō)出OSI 七層網(wǎng)絡(luò)協(xié)議中的四層（任意四層）。（仕蘭微面試題目）15、 A）（仕蘭微面試

43、題目） i ncludevoid testf（int*p）*p+=1;main（）int *n,m2;n=m;m0=1;m1=8;testf(n);printf("Data v alue is %d ",*n);B) i ncludevoid testf(int*p)*p+=1;main()int *n,m2;n=m;m1=8;testf（&n）;printf（Data v alue is %d",*n）;下面的結(jié)果是程序A還是程序B的？Data v alue is 8那么另一段程序的結(jié)果是什么？16、那種排序方法最快? （華為面試題）17、寫(xiě)出兩個(gè)排序算法, 問(wèn)哪個(gè)好？（威盛）18、編一個(gè)簡(jiǎn)單的求n! 的程序 。（ Infineon 筆試試題）19、用一種編程語(yǔ)言寫(xiě)n! 的算法。（威盛 VIA 2003.11.06 上海筆試試題）20、用C語(yǔ)言寫(xiě)一個(gè)遞歸算法求N!;（華為面試題） 21、給一個(gè)C的函數(shù)，關(guān)于字符串和數(shù)組，找出錯(cuò)誤；（華為面試題）22、防火墻