VGA顯示接口設(shè)計(jì)

1、四川師范大學(xué)成都學(xué)院電路與電子技術(shù)課程設(shè)計(jì)VGA顯示接口設(shè)計(jì) 學(xué)生姓名Xxx學(xué) 號2012101285所在學(xué)院通信工程學(xué)院專業(yè)名稱通信工程班 級2012級移動通信2班指導(dǎo)教師XXX成 績 XXX二一四年十二月四川師范大學(xué)成都學(xué)院課程設(shè)計(jì)報(bào)告課程設(shè)計(jì)任務(wù)書學(xué)生姓名XXX學(xué)生學(xué)號2012101285學(xué)生專業(yè)通信工程學(xué)生班級2012級移動通信2班指導(dǎo)教師XXX職 稱講師發(fā)題日期 2014 年10 月 20 日完成日期 2014 年 12 月 20 日設(shè)計(jì)題目VGA顯示接口設(shè)計(jì)設(shè)計(jì)目的：熟練掌握VHDL描述VGA時(shí)序設(shè)計(jì)方法；了解VGA工作原理及控制方法。具體任務(wù)及要求：在FPGA上完成一個(gè)簡單的VG

2、A顯卡驅(qū)動控制電路，通過核心板上兩個(gè)獨(dú)立按鍵選擇實(shí)現(xiàn)橫彩條、豎彩條棋格圖案。擴(kuò)展任務(wù)是完成文字、圖像的VGA顯示。課程設(shè)計(jì)進(jìn)度安排：序號內(nèi)容安排時(shí)間1學(xué)習(xí)并熟練掌握Quartus II軟件，完成課程設(shè)計(jì)任務(wù)書10月28日-11月5日2搜集并掌握與VGA接口設(shè)計(jì)相關(guān)案例，為自己課程設(shè)計(jì)做好規(guī)劃 11月6日-11月10日3進(jìn)行需求分析，將主體的 設(shè)計(jì)分解為多個(gè)模塊11月11日-11月14日4使用Quartus II軟件，逐步實(shí)現(xiàn)各模塊功能，最終實(shí)現(xiàn)VGA接口的設(shè)計(jì)11月15日-11月21日5完成課程設(shè)計(jì)報(bào)告提交給導(dǎo)師，認(rèn)真準(zhǔn)備接下來的答辯11月22日-12月19日課程設(shè)計(jì)參考文獻(xiàn)：1 胡迎剛,魯順

3、昌.EDA技術(shù)與SOPC基礎(chǔ)M.成都:西南交通大學(xué)出版社，2013.7,P1-1132 王亮,李正,寧婷婷等.VGA漢字顯示的FPGA設(shè)計(jì)與實(shí)現(xiàn)J.北京:北京教育出版社,2009,30(2),P275-2813 楊杰,穆偉斌.基于FPGA的VGA控制器設(shè)計(jì)與實(shí)現(xiàn)J.內(nèi)蒙古:內(nèi)蒙古出版社, 2008,24(6),P50-52指導(dǎo)教師簽字院長審核簽字VGA顯示接口設(shè)計(jì)內(nèi)容摘要：目前，數(shù)碼產(chǎn)品逐漸進(jìn)入了人們生活的沒一個(gè)領(lǐng)域，而此類產(chǎn)品大多都帶有顯示屏，可見對顯示屏的控制電路進(jìn)行研究具有很大的市場需求。VGA作為一種標(biāo)準(zhǔn)的顯示接口得到了廣泛的應(yīng)用，同時(shí)基于VGA技術(shù)的顯示控制器也擁有廣泛的使用領(lǐng)域。本

4、文所設(shè)計(jì)的VGA控制器就是通過利用超大規(guī)?？删幊踢壿嬈骷﨔PGA和Aletera公司開發(fā)的EDA設(shè)計(jì)軟件Quartus II 8.0，并采用自頂向下的VHDL設(shè)計(jì)方法，將該控制器分成用VHDL語言進(jìn)行描述的五個(gè)子模塊來實(shí)現(xiàn)。在Quartus II 8.0 軟件平臺，完成了對該控制器的設(shè)計(jì)輸入、綜合、仿真和下載。在實(shí)驗(yàn)開發(fā)板上，也警醒了硬件調(diào)試。調(diào)試結(jié)果表明，設(shè)計(jì)的VGA控制器能夠正確地輸出RGB顏色信號和時(shí)序控制信號，可以顯示符合VGA工業(yè)標(biāo)準(zhǔn)的測試彩條信號，內(nèi)置ROM信息，實(shí)時(shí)RAM，還能夠分屏顯示三路RGB圖像信息，并在這幾種模式之間靈活切換和痛斷。他工作穩(wěn)定，達(dá)到了設(shè)計(jì)要求。本設(shè)計(jì)利用了

5、不同于以往傳統(tǒng)的電子設(shè)計(jì)方法，具有修改靈活，搞高移植性，維護(hù)簡單，可靠性好等優(yōu)點(diǎn)。大大地縮短了設(shè)計(jì)周期，降低了生產(chǎn)成本。關(guān)鍵詞：FPGA VGA 顯示接口VGA Interface of display of designAbstract：The currently,the digital products which most of them have a display screen entered in every area of peoples lives gradually,so we can see the great market demand of the study on t

6、he control circuit.As a standard display interface has benn widely used,the VGA display controller based on this VGA norm also has a broad field of use at same time. In this paper,designed through the use of ultra-large-scale programmable logic device-FPGA and Altera developed EDA design software Qu

7、artus II of version 8.0,and the VHDL top-down design methodology,the VGA controller was divided into five sub-modules which described with VHDL language.It has finished the design of the controller input,integrated,simulation,and download on Quartus II 8.0 software platform,and it has carried out ha

8、rdware debugging on the experimental development board.The results from debugging showed that the design of the VGA controller can output the color signals of RGB and the control signals correctly.It can show the images that compliance with industry standard of VGA,such as the color bar test signal,

9、 a built-ROM image,and a real-time RAM image,but also to show the three-way RGB image information on one screen separately,and it can make a choice between these types of models and control the output connect of disconnector.It work Stable and achieve the design requirements. With the advantage of e

10、asily change,high portability,easy maintenance,good reliability,this design is different from the traditional method of electronic design.It greatly short the design cycle and reduce the production costs.Keywords：FPGA VGA Interface of display目 錄前 言11 VGA接口概述11.1 VGA接口11.2 VGA顯示21.3 VGA信號時(shí)序31.4 VGA圖形

11、編碼42 EDA概述52.1 EDA技術(shù)及其發(fā)展52.2 EDA技術(shù)開發(fā)流程62.3 Quartus II軟件簡介62.4硬件描述語言VHDL72.5 現(xiàn)場可編程邏輯門陣列FPGA73 設(shè)計(jì)方案83.1 總體設(shè)計(jì)框架圖83.2 主模塊設(shè)計(jì)93.2.1 分頻模塊93.2.2 VGA彩條信號產(chǎn)生模塊94 設(shè)計(jì)實(shí)現(xiàn)104.1 新建工程項(xiàng)目104.2 選擇芯片104.3 使用硬件描述語言編程114.4 鎖定引腳114.5 下載115 仿真結(jié)果125.1 仿真波形125.2 下載調(diào)試126 總結(jié)13附 錄14參考文獻(xiàn)17VIVGA顯示接口設(shè)計(jì)前 言VGA(Video Graphics Array)是IB

12、M在1987年隨PS2機(jī)一起推出的一種視頻傳輸標(biāo)準(zhǔn)，具有分辨率高、顯示速率快、顏色豐富等優(yōu)點(diǎn)，在彩色顯示器領(lǐng)域得到了廣泛的應(yīng)用。目前VGA技術(shù)的應(yīng)用還主要基于VGA顯示卡的計(jì)算機(jī)、筆記本等設(shè)備，而在一些既要求顯示彩色高分辨率圖像又沒有必要使用計(jì)算機(jī)的設(shè)備上，VGA技術(shù)的應(yīng)用卻很少見到。利用現(xiàn)場可編程邏輯器件產(chǎn)生VGA時(shí)序信號和彩條圖像信號，并將其作為信號源，應(yīng)用于電視機(jī)或計(jì)算機(jī)等彩色顯示器的電路開發(fā)，方便彩色顯示器驅(qū)動控制電路的調(diào)試。計(jì)算機(jī)顯示器的顯示有許多標(biāo)準(zhǔn)，常見的有VGA，SVGA等。在這里嘗試用FPGA實(shí)現(xiàn)VGA圖像顯示控制器，這一過程通過編程實(shí)現(xiàn)，之后通過軟件的測試和仿真，當(dāng)軟件驗(yàn)證

13、無誤后完成硬件的下載驗(yàn)證，最終在CRT顯示器上實(shí)現(xiàn)輸出，基本原理就是利用FPGA的可編程原理和VGA的時(shí)序控制原理，這在產(chǎn)品開發(fā)設(shè)計(jì)中有許多實(shí)際應(yīng)用。本課程設(shè)計(jì)對VGA顯示的實(shí)現(xiàn)方法進(jìn)行了研究?；谶@種設(shè)計(jì)方法的嵌入式VGA顯示系統(tǒng)，可以在不使用VGA顯示卡和計(jì)算機(jī)的情況下，實(shí)現(xiàn)VGA圖像的顯示和控制。系統(tǒng)具有成本低、結(jié)構(gòu)簡單、應(yīng)用靈活的優(yōu)點(diǎn)，可廣泛應(yīng)用于超市、車站、飛機(jī)場等公共場所的廣告宣傳和提示信息顯示，也可應(yīng)用于工廠車間生產(chǎn)過程中的操作信息顯示，還能以多媒體形式應(yīng)用于日常生活。1 VGA接口概述1.1 VGA接口VGA（Video Graphics Array）作為一種標(biāo)準(zhǔn)的顯示接口已經(jīng)

14、得到非常廣泛的應(yīng)用。VGA在任何時(shí)刻都必須工作在某一顯示模式下，其顯示模式分為字符顯示模式和圖形顯示模式，而在應(yīng)用中討論的是圖形顯示模式。VGA顯示卡端的接口為 15 針母插座，接口如圖1-1所示。該端口通過標(biāo)準(zhǔn)的監(jiān)視電纜直接連接到 PC 監(jiān)視器或平板 LCD 上。圖1-1 VGA接口1.2 VGA顯示計(jì)算機(jī)顯示器的顯示有許多標(biāo)準(zhǔn)，常見的有VGA、SVGA等。本系統(tǒng)采用FPGA來實(shí)現(xiàn)圖像顯示控制器，這在產(chǎn)品開發(fā)設(shè)計(jì)中有許多實(shí)際應(yīng)用。常見的彩色顯示器一般由陰極射線管（CRT）構(gòu)成，彩色由GRB（Green Red Blue）基色組成。顯示采用逐行掃描的方式解決，陰極射線槍發(fā)出電子束打在涂有熒光粉

15、的熒光屏上，產(chǎn)生GRB基色，合成一個(gè)彩色像素。掃描從屏幕的左上方開始，從左到右，從上到下，逐行掃描，每掃完一行，電子束回到屏幕的左邊下一行的起始位置，在這期間，CRT對電子束進(jìn)行消隱，每行結(jié)束時(shí)，用行同步信號進(jìn)行行同步。掃描完所有行,用場同步信號進(jìn)行場同步，并使掃描回到屏幕的左上方，同時(shí)進(jìn)行場消隱，并預(yù)備進(jìn)行下一次的掃描。VGA顯示圖如圖1-2所示。在本設(shè)計(jì)中，F(xiàn)PGA 通過串聯(lián)電阻直接驅(qū)動 5 個(gè) VGA 信號。每個(gè)顏色信號串一個(gè)電阻，每位的顏色信號分別是 VGA_RED，VGA_GREEN，VGA_BLUE。每個(gè)電阻與終端的 75 歐電纜電阻相結(jié)合，確保顏色信號保持在VGA規(guī)定的0V0.7

16、V之間。VGA_HSYNC 和VGA_VSYNC 信號使用 LVTTL 或 LVCMOS3I/O 標(biāo)驅(qū)動電平。通過VGA_RED，VGA_GREEN，VGA_BLUE 置高或低來產(chǎn)生 8 種顏色。實(shí)際應(yīng)用中，VGA_RED，VGA_GREEN 和 VGA_BLUE 可以接到 DAC 的輸出，每個(gè) DAC 用 8 bit 或更多的比特控制，3 條色彩控制線根據(jù)DAC 輸出的電壓大小配合實(shí)現(xiàn)更多種顏色的顯示。VGA 顯示的原理是利用水平掃描信號和豎直信號實(shí)現(xiàn)二維平面的像素掃描顯示，以 640×480 像素的掃描顯示為例，當(dāng)水平掃描信號 VGA_HSYNC 信號為高時(shí)，VGA 顯示器從左向

17、右依次掃描當(dāng)前行的 640 個(gè)像素點(diǎn)。每掃描完一行，VGA_HSYNC 信號電平拉低，水平掃描位置回到最左端。圖1-2 VGA顯示基本圖1.3 VGA信號時(shí)序普通的VGA顯示器，其引出線共含5個(gè)信號：G,R,B三基色信號；HS：行同步信號；VS：場同步信號。對于5個(gè)信號的時(shí)序驅(qū)動，以及VGA顯示器，要嚴(yán)格遵循“VGA工業(yè)標(biāo)準(zhǔn)”，即640*480*60Hz模式。通常我們用的顯示器都滿足工業(yè)標(biāo)準(zhǔn)，因此設(shè)計(jì)VGA控制器是要參考顯示器的技術(shù)規(guī)格。圖1-3為VGA行掃描、場掃描的時(shí)序圖。行掃描時(shí)序要求（單位：像素，即輸出1個(gè)像素Pixel的時(shí)間間隔）：Ta（行同步頭）：96 Tb：40 Tc：8 Td（

18、行圖像）：640 Te：8 Tf：8 Tg：（行周期）：800場掃描時(shí)序要求（單位：行，即輸出1行Line的時(shí)間間隔）：Ta（場同步頭）：2 Tb：25 Tc：8 Td（場圖像）：480 Te：8 Tf：2 Tg：（場周期）：525圖1-3 VGA行掃描、場掃描時(shí)序圖VGA行掃描、列掃描的時(shí)序時(shí)間如表1-1、1-2所示。表1-1 行掃描時(shí)序時(shí)間（單位：像素，即輸出一個(gè)像素Pixel的時(shí)間間隔）行同步頭行圖像行周期對應(yīng)位置TfTaTbTcTdTeTg時(shí)間Pixels8964086408800表1-2 場掃描時(shí)序時(shí)間（單位：行，即輸出一行Line的時(shí)間間隔）場同步頭場圖像場周期對應(yīng)位置TfTaTb

19、TcTdTeTg時(shí)間Pixels222584808525其中，VGA工業(yè)標(biāo)準(zhǔn)所要求的頻率：時(shí)鐘頻率（Clock frequency）：25.175MHz（像素輸出的頻率）；行頻（Line frequency）：31469Hz；場頻（Field frequency）：59.94Hz（每秒圖像刷新頻率）。1.4 VGA圖形編碼VGA圖形編碼如表1-3所示，這里例舉了3種圖形：行彩條、豎彩條、橫盤格。而每種圖形都用到了光的三原色：綠、紅、藍(lán)，它們的編碼如表1-4所示。表1-3 VGA圖形編碼1行彩條1：白黃青綠品紅藍(lán)黑2：黑藍(lán)紅品綠青黃白2豎彩條1：白黃青綠品紅藍(lán)黑2：黑藍(lán)紅品綠青黃白3棋盤格1：棋

20、盤格顯示模式12：棋盤格顯示模式2表1-4 VGA顏色編碼顏 色黑藍(lán)紅品綠青黃白G00001111R00110011B01010101在設(shè)計(jì)完彩條信號發(fā)生器的基礎(chǔ)上很容易完成漢字/圖像的設(shè)計(jì)。由于本設(shè)計(jì)是對視頻數(shù)據(jù)進(jìn)行處理，用普通的設(shè)計(jì)方法（不使用專用芯片），在單芯片上實(shí)現(xiàn)是不可思議的，而在此用FPGA設(shè)計(jì)，輕松地達(dá)到了面積和速度上的要求。2 EDA概述 EDA即電子設(shè)計(jì)自動化，是Electronic Design Automation的英文縮寫。 EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果

21、，進(jìn)行電子產(chǎn)品的自動設(shè)計(jì)。具體講就是：以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體以硬件描述語言HDL(Hardware Description Language)為系統(tǒng)邏輯描述的主要表達(dá)方式以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具自動完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、 優(yōu)化、邏輯布局布線、邏輯仿真直至完成對于特定目標(biāo)芯片適配編譯、邏輯映射、編程下載等工作最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?.1 EDA技術(shù)及其發(fā)展EDA（Electronic Design Automation）技術(shù)是現(xiàn)代電子設(shè)計(jì)技術(shù)的核心。它以EDA軟件工具為開發(fā)

22、環(huán)境，采用硬件描述語言（Hardware Description Language, HDL），采用可編程器件為實(shí)驗(yàn)載體，實(shí)現(xiàn)源代碼編程、自動邏輯編譯、邏輯簡化、邏輯分割、邏輯綜合、布局布線、邏輯優(yōu)化和仿真等功能，以ASIC、SOC芯片為目標(biāo)器件，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動化的設(shè)計(jì)技術(shù)。EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個(gè)方面：u 使電子設(shè)計(jì)成果以自主知識產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能；u 在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語言的功能強(qiáng)大的EDA軟件不斷推出；u 電子技術(shù)全方位納入EDA領(lǐng)域；u EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容

23、；u 更大規(guī)模的FPGA和CPLD器件的不斷推出；u 基于EDA工具的ASIC設(shè)計(jì)標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及IP核模塊；u 軟硬件IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)；u SOC高效低成本設(shè)計(jì)技術(shù)的成熟。2.2 EDA技術(shù)開發(fā)流程u 設(shè)計(jì)輸入：硬件描述語言文本輸入這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基本一致，就是將使用了某種硬件描述語言（HDL）的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。u 仿真：讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫對EDA設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)排除錯(cuò)誤。分為功能仿真和時(shí)序仿真兩種不同級別的仿真測試u 綜合：綜合器不是

24、機(jī)械的一對一翻譯根據(jù)設(shè)計(jì)庫、工藝庫以及預(yù)先設(shè)置的各類約束條件選擇最優(yōu)的方式完成電路結(jié)構(gòu)的形成。是選擇一種能充分滿足各項(xiàng)約束條件且最低成本的實(shí)現(xiàn)方案。u 適配：適配器也稱結(jié)構(gòu)綜合器，功能是將綜合產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。u 下載和硬件測試：把適配器生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。2.3 Quartus II軟件簡介Quartus II是Alera公司推出的一款功能強(qiáng)大，兼容性最好的EDA工具軟件。該軟件界面友好、使用便捷、功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)

25、境，具有開放性、與結(jié)構(gòu)無關(guān)、多平臺完全集成化豐富的設(shè)計(jì)庫、模塊化工具、支持多種硬件描述語言及有多種高級編程語言接口等特點(diǎn)。Quartus II 是Altera公司推出的CPLD/FPGA開發(fā)工具，Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；芯片平面布局連線編輯；功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具；定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析；可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添加

26、和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設(shè)計(jì)流程；自動定位編譯錯(cuò)誤；高效的期間編程與驗(yàn)證工具；可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。2.4硬件描述語言VHDL超高速集成電路硬件描述語言（Very-High-Speed Integrated Circuit Hardware Description Language，VHDL）于1983年有美國國防部（DOD）發(fā)起創(chuàng)建，由IEEE進(jìn)一步發(fā)展并在1987年作為“IEEE 標(biāo)準(zhǔn)1076”發(fā)布。從此，VHDL成為硬件描述語

27、言的業(yè)界標(biāo)準(zhǔn)之一。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。VHDL的主要優(yōu)點(diǎn)如下：u 覆蓋面廣，有強(qiáng)大的系統(tǒng)硬件描述能力；u 可讀性好、易于修改；

28、u 獨(dú)立于器件的設(shè)計(jì)，與工藝無關(guān)；u 易于移植和設(shè)計(jì)資源共享。2.5 現(xiàn)場可編程邏輯門陣列FPGAFPGA（現(xiàn)場可編程門陣列）與CPLD（復(fù)雜可編程邏輯器件）都是可編程邏輯器件，它們是在PAL、GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來的。但FPGA/CPLD的規(guī)模較大，非常適合于對時(shí)序、組合等邏輯電路應(yīng)用場合，它可以替代幾十甚至上百塊通用IC芯片。高速和高可靠是FPGA最明顯的特點(diǎn)，當(dāng)今的該類可編程器件，其最高工作頻率可達(dá)百兆級，其時(shí)鐘延遲可達(dá)納秒級,結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測控方面有非常廣闊的應(yīng)用前景。FPGA的設(shè)計(jì)是基于查找表來實(shí)現(xiàn)的。查找表就是實(shí)現(xiàn)將輸入信號的各種組合功能以一

29、定的次序?qū)懭隦AM中，然后在輸入信號的作用下，輸出特定的函數(shù)運(yùn)算結(jié)果。其結(jié)構(gòu)圖如圖2-1所示。輸入1查找表黑盒子輸入2輸出 輸入3輸入4圖2-1 查表結(jié)構(gòu)圖l 一個(gè)N輸入查找表 (LUT，Look Up Table)可以實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功能，如 N輸入“與”、 N輸入“異或”等。l 輸入多于N個(gè)的函數(shù)、方程必須分開用幾個(gè)查找表（ LUT）實(shí)現(xiàn)（如圖2-2所示）。圖2-2 FPGA查找表單元內(nèi)部結(jié)構(gòu)3 設(shè)計(jì)方案設(shè)計(jì)VGA圖像顯示控制需要注意兩個(gè)問題：一個(gè)是時(shí)序的驅(qū)動，這是完成設(shè)計(jì)的關(guān)鍵，時(shí)序稍有偏差，顯示必然不正常，甚至?xí)p壞彩色顯示器；另一個(gè)是VGA信號的電平驅(qū)動。3.1 總體設(shè)計(jì)框

30、架圖本設(shè)計(jì)以FPGA芯片作為中央控制器控制整個(gè)系統(tǒng)的處理,根據(jù)自頂向下的設(shè)計(jì)流程,按照層次化、結(jié)構(gòu)化的設(shè)計(jì)方法可以將該系統(tǒng)劃分為以下幾個(gè)模塊:頂層模塊、分頻模塊、VGA控制模塊。其總體設(shè)計(jì)框架圖如圖3-1所示。顯 示 設(shè) 備頂層控制模塊VGA時(shí)序控制CLK二 分 頻50MHZRAM讀取控制圖3-1 總體設(shè)計(jì)框架圖系統(tǒng)工作原理為系統(tǒng)加電FPGA芯片讀入配置信息,配置完成后, FPGA進(jìn)入工作狀態(tài),將要顯示的信息初始化到單口RAM中,由系統(tǒng)時(shí)鐘產(chǎn)生時(shí)序,程序根據(jù)時(shí)序信息控制VGA接口輸出行、場同步及顏色信息到顯示器上。3.2 主模塊設(shè)計(jì)系統(tǒng)主要有分頻模塊以及VGA彩條信號產(chǎn)生模塊構(gòu)成。下面分模塊介

31、紹設(shè)計(jì)方法。3.2.1 分頻模塊VGA工業(yè)標(biāo)準(zhǔn)所要求的頻率為25.175Hz，而FPGA芯片輸出的頻率為50MHz,因而必須對FPGA輸出頻率進(jìn)行分頻，采用二分頻即可，利用鎖相環(huán)的分頻功能得到。3.2.2 VGA彩條信號產(chǎn)生模塊VGA時(shí)序信號產(chǎn)生包括行點(diǎn)計(jì)數(shù)器x_cnt(計(jì)數(shù)個(gè)數(shù)用nx表示)、場點(diǎn)計(jì)數(shù)器y_cnt(計(jì)數(shù)個(gè)數(shù)用ny表示)、行同步信號hsync、場同步信號vsync、有效顯示區(qū)Visible area等。其中行點(diǎn)計(jì)數(shù)器是800進(jìn)制計(jì)數(shù)器,場點(diǎn)計(jì)數(shù)器是525進(jìn)制計(jì)數(shù)器。根據(jù)VGA時(shí)序的工業(yè)標(biāo)準(zhǔn)行、場同步信號有4種狀態(tài):同步脈沖信號(Sync),顯示后沿信號(Back Porch),可

32、視顯示區(qū)(Visible area),顯示前沿(FrontPorch)。這4種狀態(tài)具有很清晰的時(shí)序規(guī)律,可以用有限狀態(tài)機(jī)來實(shí)現(xiàn)這4種狀態(tài)的轉(zhuǎn)換,用h_state來表示行同步狀態(tài)機(jī)的4種狀態(tài): h_sync, h_back, h_visible,h_fron;t v_state來表示場同步狀態(tài)機(jī)的4種狀態(tài): v_sync, v_back, v_visible, v_front。行、場計(jì)數(shù)器的值決定了狀態(tài)機(jī)在何時(shí)進(jìn)行狀態(tài)翻轉(zhuǎn)。豎彩條發(fā)生模塊根據(jù)行點(diǎn)數(shù)器hcnt的計(jì)數(shù)值來產(chǎn)生彩條,它對行點(diǎn)數(shù)計(jì)數(shù)器的數(shù)值進(jìn)行判斷,每80條豎線生成一種豎彩條,共8種豎彩條紅、綠、黃、藍(lán)、粉、青、灰和黑。4 設(shè)計(jì)實(shí)現(xiàn)4.

33、1 新建工程項(xiàng)目在E盤建立項(xiàng)目工程文件夾VGA，如E:VGA，打開Quartus軟件，執(zhí)行【File】【New Project Wizard】選項(xiàng)，按如圖4-1所示設(shè)置。圖4-1新建工程項(xiàng)目4.2 選擇芯片該系統(tǒng)設(shè)計(jì)中，F(xiàn)PGA芯片用的是ALTERA公司的EP1C12Q240C8，它由若干個(gè)邏輯單元和中央布線池加I/O端口構(gòu)成。如圖4-2所示。圖4-2 選擇芯片4.3 使用硬件描述語言編程采用VHDL語言設(shè)計(jì)文件，首先定義兩個(gè)計(jì)數(shù)器hcnt和vcant，按照實(shí)驗(yàn)原理中的HS和VS的實(shí)現(xiàn)方法，產(chǎn)生得到HS和VS兩個(gè)時(shí)序序號。其次根據(jù)hcnt和vcnt計(jì)數(shù)值的范圍來確定顯示區(qū)域，并同時(shí)送入顯示顏色

34、即可（程序代碼見附錄1）。然后，編譯工程，修改語法錯(cuò)誤。4.4 鎖定引腳按照表4-1所示鎖定管腳，再編譯工程。表4-1 管腳鎖定表端口名FPGA管腳號端口名FPGA管腳號ClkPIN_153vga_rPIN_128vga_vsPIN_136vga_gPIN_127vga_hsPIN_137vga_bPIN_1264.5 下載首先將開發(fā)板上的VGA接口用VGA線和CRT顯示器連接好，然后再通過USB_Blaster下載程序，就可看到彩條顯示。5 仿真結(jié)果5.1 仿真波形圖5-1 仿真波形圖5.2 下載調(diào)試通過USB_Blaster下載程序，可以看到彩條顯示如下： 圖5-2 豎彩條 圖5-3 橫彩

35、條圖5-4 棋盤格6 總結(jié)利用可編程邏輯器件可以很方便地實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)，基于FPGA器件的VGA控制器可以實(shí)現(xiàn)顯示器的實(shí)時(shí)顯示。該系統(tǒng)性能高低取決于系統(tǒng)設(shè)計(jì)方案，硬件描述語言設(shè)計(jì)以及開發(fā)工具的性能。隨著VGA接口的廣泛使用，這種結(jié)合FPGA的系統(tǒng)設(shè)計(jì)方法已經(jīng)展現(xiàn)優(yōu)勢。從整個(gè)設(shè)計(jì)流程來看，系統(tǒng)的靈活性強(qiáng)，可靠性高，設(shè)計(jì)周期大大縮減，成本降低，且系統(tǒng)的可擴(kuò)展性強(qiáng)。未來，VGA接口的圖像與視頻監(jiān)控系統(tǒng)應(yīng)用將會很有市場。經(jīng)過本次課程設(shè)計(jì)，學(xué)到了很多VHDL的知識，比純粹的理論教學(xué)課堂上學(xué)到的知識更多，更加深刻。實(shí)踐教學(xué)方式對于我們工程運(yùn)用專業(yè)是一個(gè)非常適合的教學(xué)方式，不僅鍛煉了個(gè)人的動手能力，而且調(diào)

36、動了學(xué)習(xí)的積極性，改變了我們的學(xué)習(xí)狀態(tài)，是一種非常值得重視和推廣的教學(xué)方式。附 錄附錄1：使用VHDL 硬件語言的完整代碼Library IEEE;USE IEEE.std_LOGIC_1164.ALL;USE IEEE.std_LOGIC_ARITH.ALL;USE IEEE.std_LOGIC_UNSIGNED.ALL;ENTITY vga_caitiao isPort(clk:in std_logic; Key0:in std_logic_vector(1 dounto 0); Vga_r：out std_logic; Vga_g：out std_logic; Vga_b：out std

37、_logic; Vga_hs：out std_logic; Vga_vs：out std_logic);End vga_caitiao;Architecture one of vga_caitiao isSignal hcnt:integer rang 0 to 799;Signal vcnt:integer rang 0 to 524;Signal clk25M:std_logic;Signal hs:std_logic;Signal vs:std_logic;Signal grbx,grby,grb:std_logic_vector(3 dounto 1);BeginProcess(clk

38、)BeginIf clk25Mevent and clk25M=1 thenIf hcnt=799 then hcnt<=0;Else hcnt<=hcnt+1;End if;End if;End process;Process(hs)Begin If hsevent and hs=1 then If vcnt=524 then vcnt<=0; Else vcnt<=vcnt+1; End if; End if;End process;Process(hcnt)Begin If vcnt<95 then hs<=0; Else hs<=1; End

39、if;End process;Process(vcnt)Begin If vcnt<2 then vs<=0; Else vs<=1; End if;End process;Process(hcnt)Begin If hcnt<96+40+8-1 then grby<=”000”; Elseif hcnt<96+40+8+80-1 then grby<=”111”; Elseif hcnt<96+40+8+160-1 then grby<=”110”; Elseif hcnt<96+40+8+240-1 then grby<=”101”; Elseif hcnt<96+40+8+320-1 then grby<=”010”; Elseif hcnt<96+40+8+400-1 then grby<=”011”; Elseif hc