DDR硬件設計要點

1、DDR硬件設計要點類型 工作電壓 預取數(shù)據(jù) 片上ODT最高速率 復位管腳ZQ校準 點對點的拓樸架構(gòu) 參 考電壓分成兩個VREFCA和VREFDQ封裝SDRAM 3.3(LVTTL)1.電源DDR的電源可以分為三類：a主電源VDD和VDDQ ,主電源的要求是VDDQ=VDD ,VDDQ是給IO buffer供電的電源，VDD是給但是一般的使用中都是把VDDQ和VDD合成一個電源使用。有的芯片還有VDDL ,是給DLL供電的，也和VDD使用同一電源即可。電源設計時，需要考慮電壓，電流是否滿足要求，電源的上電順序和電源的上電 時間，單調(diào)性 等。電源電壓的要求一般在 苴以內(nèi)。電流需要根據(jù)使用的不同芯片

2、，及芯片 個數(shù)等進行計算。由于DDR的電流一般都比擬大， 所以PCB設計時，如果有一個完整的電 源平面鋪到管腳 上，是最理想的狀態(tài)，并且在電源入口加大電容儲能，每個管腳上加一個100nF10nF的小電容濾波。B參考電源Vref,參考電源Vref要求跟隨VDDQ ,并且Vref=VDDQ/2，所以可以使用電源芯片提供，也可以采用電阻分壓的方式得到。由于Vref一般電流較小，在幾個mA幾十mA的數(shù)量級，所以用電阻分壓的方式，即節(jié)約本錢，又 能在布局上比擬靈活，放置的離Vref管腳比擬近，緊密的跟隨VDDQ電壓，所以建議使用 此種方式。需要注意分壓用的電阻在10010K均可，需要使用1%精度的電阻。

3、Vref參考電壓的每個管腳上需要加10nF的點容濾波，并且每個分壓電阻上也并聯(lián)一個電容較好，DDR硬件設計要點|類型類型工作電壓工作電壓/ /預預取取數(shù)數(shù)據(jù)據(jù)片上片上ODTODT最 高速 率卜復位管腳，腳，ZQ校校準準- -點對點點對點的拓樸的拓樸架構(gòu)架構(gòu) U U參參壽電壓壽電壓分成兩個分成兩個VKEFCA和和VREFDQQ封裝封裝# #SDRAM- 3J(IVTTL)4.無。無。TSOP.DDRL，2,5V(SSTL2P2去去406無無無砂無砂無無- -TSOPQDDR2L8V(SSTL18)4800-無無丁丁無無 E E* *FBGA DD0&有有/ /1666,有十有十有卜有卜稈

4、稈有有 2 2FBGAc用于匹配的電壓VTT(Tracking Termination Voltage)VTT為匹配電阻上拉到的電源，VTT=VDDQ/2。DDR的設計中，根據(jù)拓撲結(jié)構(gòu)的不同，有的設計使用不 到VTT，如控制器帶的DDR器件比擬少的情況下。如果使用VTT ,那么VTT的電流要求是比擬大的，所以需要走線使用銅皮鋪過去。并且VTT要求電源即可以吸電流，又可以灌電流才可以。一般情況下可以使用 專門為DDR設計的產(chǎn)生VTT的電源芯片來滿足要求。而且，每個拉到VTT的電阻旁一般放一個10Nf100nF的電容，整個VTT電路上需要有uF級大電容進行 儲能。一般情況下，DDR的數(shù)據(jù)線都是一驅(qū)

5、一的拓撲結(jié)構(gòu)，且DDR2和DDR3內(nèi)部都有ODT做匹配，所以不需 要拉到VTT做匹配即可得到較好的信號質(zhì)量。而地址和控制信號線如果是多負載的情況下，會有一驅(qū)多， 并且內(nèi)部沒有ODT，其拓撲結(jié)構(gòu)為走T點的結(jié)構(gòu)，所以常常需要使用VTT進行信號質(zhì)量的匹配控制。2.時鐘DDR的時鐘為差分走線， 一般使用終端并聯(lián)100歐姆的匹配方式，差分走線差分對控制阻 抗為100ohm，單端線50ohm。需要注意的是，差分線也可以使用串聯(lián)匹配，使用串聯(lián) 匹配的好處是可以控制差分信號的上升沿緩度，對EMI可能會有一定的作用。3.數(shù)據(jù)和DQSDQS信號相當于數(shù)據(jù)信號的參考時鐘，它在走線時需要保持和CLK信號保持等長。DQ

6、S在DDR2以下為單端信號，DDR2可作為差分信號，也可做單端，做單端時需要將DQS-接地， 而DDR3為差分信號， 需要走線100ohm差分線。 由于內(nèi)部有ODT， 所以DQS不需要終端并聯(lián)100ohm電阻。每8bit數(shù)據(jù)信號對應一組DQS信號。DQS信號在走線時需要與同組的DQS信號保持等長，控制單端50ohm的阻抗。在寫數(shù) 據(jù)時,DQ和DQS的中間對齊，在讀數(shù)據(jù)時，DQ和DQS的邊沿對齊。DQ信號多為一驅(qū) 一，并且DDR2和DDR3有內(nèi)部的ODT匹配，所以一般在進行串聯(lián)匹配就可以了。4.地址和控制地址和控制信號速度沒有DQ的速度快，以時鐘的上升沿為依據(jù)采樣，所以需要與時鐘走 線保持等長。

7、但如果使用多片DDR時，地址和控制信號為一驅(qū)多的關系，需要注意匹配方 式是否適合。5. PCB布局考前須知PCB布局時，需要把DDR顆粒盡量靠近DDR控制器放置。每個電源管腳需要放置一個濾 波電容，整個電源上需要有10uF以上大電容放在電源入口的位置上。電源最好使用獨立的層鋪到管腳上去。串聯(lián)匹配的電阻最好放在源端，如果是雙向信號，那么要統(tǒng)一放在同一端。 如果是一驅(qū)多的DDR匹配結(jié)構(gòu)，VTT上拉電阻需要放在最遠端， 注意芯片的排布需要平衡。 下列圖是幾種DDR的拓撲結(jié)構(gòu)，首先，一驅(qū)二的情況下分為樹狀結(jié)構(gòu)，菊花鏈和Fly-by結(jié)構(gòu)，F(xiàn)ly-by是一種STUB很小的菊花鏈結(jié)構(gòu)。DDR2和DDR3走菊

8、花鏈結(jié)構(gòu)都是比擬適合 的。走樹狀結(jié)構(gòu)可以把兩片芯片貼在PCB的正反兩面，對貼減小分叉的長度。一驅(qū)多的DDR拓撲結(jié)構(gòu)比擬復雜，需要仔細進行仿真。6. PCB布線考前須知PCB布線時，單端走線走50ohm，差分走線走100ohm阻抗。注意控制差分線等長土10mil以內(nèi)，同組走線根據(jù)速度的要求也有不同，一般為土50mil?？刂坪偷刂肪€及DQS線和時鐘等長，DQ數(shù)據(jù)線和同組的DQS線等長。n注意時鐘及DQS和其他的信號要分開3W以上距離。組間信號也要拉開至少3W寬的距離。同一組信號最好在同一層布線。盡量減少過孔的數(shù)目。7. EMI問題DDR由于其速度快，訪問頻繁，所以在許多設計中需要考慮其對外的干擾性

9、，在設計時需要注意一下幾點原理有性能指標要求的， 易受干擾的電路模塊和信號，如模擬信號，射頻信號，時鐘信號等，防止DDR對其干擾，影響指標。nDDR的電源和不要與其他易受干擾的電源模塊使用同一電源，如必須使用同一電源，要注 意使用電感、磁珠或電容進行濾波隔離處理。在時鐘及DQS信號線上，預留一些可以增加的串聯(lián)電阻和并聯(lián)電容的位置，在EMI超出 標準時，在信號完整性允許的范圍內(nèi)增大串聯(lián)電阻或?qū)Φ仉娙?，使其信號上升延變緩?減少對外的輻射。進行屏蔽處理，使用金屬外殼的屏蔽結(jié)構(gòu)，屏蔽對外輻射。注意保持地的完整性。7. EMI問題DDR由于其速度快，訪問頻繁，所以在許多設計中需要考慮其對外的干擾性，在

10、設計時需 要注意一下幾點l原理有性能指標要求的，二易受干擾的電路模塊和信號，二 如模擬信號，射頻信號，時鐘信號等 防止DDR對其干擾，影響指標。lDDR的電源和不要與其他易受干擾的電源模塊使用同一電源，如必須使用同一電源，要注意使用電感、磁珠或電容進行濾波隔離處理。l在時鐘及DQS信號線上，預留一些可以增加的串聯(lián)電阻和并聯(lián)電容的位置，在EMI超出標準時，在信號完整性允許的范圍內(nèi)增大串聯(lián)電阻或?qū)Φ仉娙荩蛊湫盘柹仙幼兙彛?減少對外的輻射。Jl進行屏蔽處理，使用金屬外殼的屏蔽結(jié)構(gòu)，屏蔽對外輻射。l注意保持地的完整性。8.測試方法l注意示波器的探頭和示波器本身的帶寬能夠滿足測試要求。l測試點的選擇要注意選到盡量靠近信號的接受端。由于DDR信令比擬復雜，因此為了能快速測試、調(diào)試和解決信號上的問題，我們希望能簡單地別離讀/寫比特。此時，最常用的是通過眼圖分析來幫助檢查DDR信號是否滿足電壓、定時和抖動方面的要求。l觸發(fā)模式的設置有幾種，首先可以利用前導寬度觸發(fā)器別離讀/寫信號。根據(jù)JEDEC標準，讀前導的寬度為0.9到1.1個時鐘周期，而寫