STI及WPE問題及版圖注意事項

1、STI及WPE問題及版圖注意分locos隔離和STI隔離Locos隔離是厚氧隔離，STI是淺溝道隔離STI的概念STI是Shallow Trench Isolation的縮寫，STI壓力效應(yīng)就是淺槽隔離壓力效應(yīng)。為了完成有源器件的隔離，在它周圍必須形成絕緣側(cè)壁，在較為先進的CMOS工藝制成中，通常用STI的方法來做隔離。淺槽隔離利用高度各向異性反應(yīng)離子刻蝕在表面切出了一個幾乎垂直的凹槽。該凹槽的側(cè)壁被氧化，然后淀積多晶硅填滿凹槽的剩余部分1。在substrate挖出淺槽時會產(chǎn)生壓力的問題。由于擴散區(qū)到MOS管的距離不同，壓力對MOS管的影響也不同。所以對于相同長寬兩個MOS管，由于對應(yīng)的擴散區(qū)

2、長度的不同而造成器件性能的不同。第四組：用固體能帶理論來解釋導(dǎo)體、半導(dǎo)體、絕緣體簡單來說，絕緣體理論上是不導(dǎo)電的，就是說你隨便怎么加電，都沒有電流產(chǎn)生，因為絕緣體中是沒有自由電子；導(dǎo)體導(dǎo)電性好，只要加電，就會產(chǎn)生電流，因為導(dǎo)體中有大量的自由電子，在電場作用下朝一個方向移動，產(chǎn)生電流；半導(dǎo)體相對復(fù)雜一些，不同的半導(dǎo)體導(dǎo)帶中的自由電子數(shù)量不一樣（雖然不同導(dǎo)體自由電子也不一樣，但平均來說，半導(dǎo)體的自由電子量級是遠遠低于導(dǎo)體），如本征半導(dǎo)體，導(dǎo)電性非常差，因為電子和空穴的數(shù)目相等，而摻雜半導(dǎo)體根據(jù)摻雜類型的不同，P型中空穴較多，N型中電子較多，這樣在電場作用下就會產(chǎn)生電流。深入到具體理論，需要從能帶角

3、度來解釋，這個相對要深一些。本征半導(dǎo)體在絕對零度是不導(dǎo)電的，因為導(dǎo)帶中沒有電子，在溫度、光照等作用下，價帶電子躍遷到導(dǎo)帶形成自由電子，價帶中形成空穴，這就是電子空穴對；摻雜半導(dǎo)體雜質(zhì)原子提供電子或空穴。而導(dǎo)體的導(dǎo)帶是半滿帶，本身就有大量自由電子，不需要激發(fā)躍遷，所以導(dǎo)電性好。絕緣體因為禁帶寬度很大，因此價帶上的電子很難躍過禁帶躍遷到導(dǎo)帶，導(dǎo)帶上沒有電子就不導(dǎo)電。第五組：什么是Bipolar工藝，什么是Cmos工藝，什么是Bi-cmos工藝，什么是BCD工藝雙極器件，bipolar，是以PN-PN結(jié)為基礎(chǔ)的器件 CMOS指互補金屬氧化物(PMOS管和NMOS管)共同構(gòu)成的互補型MOS集成電路制造

4、工藝，它的特點是低功耗。由于CMOS中一對MOS組成的門電路在瞬間看，要么PMOS導(dǎo)通，要么NMOS導(dǎo)通，要么都截至，比線性的三極管(BJT)效率要高得多，因此功耗很低。BCD工藝概述 Overview of BCD Process 是一種單片集成工藝技術(shù)。1986年由意法半導(dǎo)體（ST）公司率先研制成功，這種技術(shù)能夠在同一芯片上制作雙極管bipolar，CMOS和DMOS 器件，稱為BCD工藝。了解BCD工藝的特點，需要先了解雙極管 bipolar，CMOS和DMOS器件這三種器件的特點，詳見表1。$ j& D, P' k1 D( g 表1 雙極管Bipolar,CMOS和DM

5、OS器件的特點 器件類別 器件特點 應(yīng)用 雙極器件 兩種載流子都參見導(dǎo)電,驅(qū)動能力強,工作頻率高,集成度低 模擬電路對性能要求較高部分(高速、強驅(qū)動、高精度) 3 1 n$ 6 h# s7 Y CMOS器件 集成度高,功耗低 適合做邏輯處理,一些輸入,也可以做輸出驅(qū)動 DMOS器件 高壓大電流驅(qū)動(器件結(jié)構(gòu)決定漏端能承受高壓,高集成度可在小面積內(nèi)做超大W/L) 模擬電路和驅(qū)動,尤其是高壓功率部分,不適合做邏輯處理.) BCD工藝把雙極器件和CMOS器件同時制作在同一芯片上。它綜合了雙極器件高跨導(dǎo)、強負載驅(qū)動能力和CMOS集成度高、低功耗的優(yōu)點，使其互相取長補短，發(fā)揮各自的優(yōu)點。更為重要的是，它

6、集成了DMOS功率器件，DMOS可以在開關(guān)模式下工作，功耗極低。不需要昂貴的封裝和冷卻系統(tǒng)就可以將大功率傳遞給負載。低功耗是BCD工藝的一個主要優(yōu)點之一。整合過的BCD工藝制程，可大幅降低功率耗損，提高系統(tǒng)性能，節(jié)省電路的封裝費用，并具有更好的可靠性。 第六組：襯底噪聲產(chǎn)生的原因，及解決方法襯底噪聲產(chǎn)生原因：源、漏-襯底pn結(jié)正偏導(dǎo)通，或者電源連線接點引入的串繞，使得襯底電位會產(chǎn)生抖動偏差，這稱為襯底噪聲。 解決方法： 對于輕摻雜的襯底，要用保護環(huán)把敏感部分電路包圍起來 把gnd和襯底在片內(nèi)連在一起，然后由一條線連到片外的全 局地線,使得gnd和襯底的跳動一致，也可以消除襯底噪聲。 場屏蔽作用

7、：每個block外圍一層金屬（ptap），使每單元 模塊同電勢，而且模塊之間不相互影響。 第七組：什么是WPEWPE的概念在離子注入制造工藝時，原子從掩模板的邊沿開始擴散，在阱邊附近的地方硅片表面變得密集，如圖2所示。結(jié)果就是，阱表面濃度會隨著距離掩模板的邊沿的遠近而有所不同，因此整個阱的摻雜濃度是不均勻的，如圖2中的a)所示。這種不均勻造成MOS管閾值電壓的不同，還有其它的電性能也有所不同，它會隨著距離阱邊距離的不同而不同，如圖2中的b)所示。這種現(xiàn)象就是我們常說的阱鄰近效應(yīng)（WPE：Well Proximity Effect）2。Wpe: 井鄰近效應(yīng)（well edge proximity

8、(接近、鄰近、感應(yīng)器)effect）WPE效應(yīng)根本的原因是: 植入的離子在光阻材料上發(fā)生了散射，在光阻邊緣, 散射離子進入到阱硅表面，影響了邊緣區(qū)域的摻雜濃度?？紤]WPE的影響主要表現(xiàn)在三個方面：閾值電壓、遷移率及體效應(yīng)。CMC（Compact Model Council）緊湊模型協(xié)會對WPE模型進行了拓展。上述定義較為寬泛，因為一般來講應(yīng)該有三種情況：1，形成N型阱；2，形成P型阱；3，形成深N型埋層；在另一資料中有這樣的說明：深阱為閂鎖效應(yīng)保護提供了低電阻路徑，并且抑制了雙極型增益，深埋層也是NMOSFET隔離三阱的關(guān)鍵。然而，深埋層影響了光阻邊緣器件。一些離子在光阻上散射到光阻邊緣的硅表

9、面上，改變了這些器件的閾值電壓。據(jù)觀察閾值偏差可以達到20-100mV，橫向范圍約3-10um, 在硼深反型P阱中，磷深反型N阱中及被三阱隔離的P阱中都可以觀察到。需要注意的是: 深埋層的順序在不同工廠會有所不同，比如IBM：STI -> NW -> PW -> DNW，TSMC：STI -> DNW -> PW -> NW。相對而言，TSMC的深埋層對隔離P型閾值影響要小些。如何減少或避免WPE/STI效應(yīng)對IP模塊設(shè)計的影響隨著深亞微米工藝的發(fā)展，CMOS制造工藝對設(shè)計的影響也越來越大。在0.18um以前都可以忽略的工藝影響，在工藝一步一步發(fā)展的情形下，

10、制造工藝所帶來的影響變成了芯片設(shè)計中不可忽視的因素。本文詮釋了制造工藝的兩個重要效應(yīng)：STI、WPE。通過對兩種效應(yīng)的分析，提出了在芯片設(shè)計階段考慮它們的必要性。特別是針對IP模塊級別的設(shè)計，本文給出了在電路設(shè)計階段和版圖設(shè)計階段時，如何減小或者避免這兩種效應(yīng)的方法，并且分析和討論這些方法的優(yōu)缺點。STI的概念STI是Shallow Trench Isolation的縮寫，STI壓力效應(yīng)就是淺槽隔離壓力效應(yīng)。為了完成有源器件的隔離，在它周圍必須形成絕緣側(cè)壁，在較為先進的CMOS工藝制成中，通常用STI的方法來做隔離。淺槽隔離利用高度各向異性反應(yīng)離子刻蝕在表面切出了一個幾乎垂直的凹槽。該凹槽的側(cè)

11、壁被氧化，然后淀積多晶硅填滿凹槽的剩余部分1。在substrate挖出淺槽時會產(chǎn)生壓力的問題。由于擴散區(qū)到MOS管的距離不同，壓力對MOS管的影響也不同。所以對于相同長寬兩個MOS管，由于對應(yīng)的擴散區(qū)長度的不同而造成器件性能的不同。WPE的概念在離子注入制造工藝時，原子從掩模板的邊沿開始擴散，在阱邊附近的地方硅片表面變得密集，如圖2所示。結(jié)果就是，阱表面濃度會隨著距離掩模板的邊沿的遠近而有所不同，因此整個阱的摻雜濃度是不均勻的，如圖2中的a)所示。這種不均勻造成MOS管閾值電壓的不同，還有其它的電性能也有所不同，它會隨著距離阱邊距離的不同而不同，如圖2中的b)所示。這種現(xiàn)象就是我們常說的阱鄰近

12、效應(yīng)（WPE：Well Proximity Effect）2。 設(shè)計中減小、避免STI、WPE效應(yīng)的重要性STI效應(yīng)STI帶來的壓力對器件性能有重要影響，特別是電流Idsat和閾值電壓Vth。而這些效應(yīng)是非常重要的，在仿真器件性能的時候必須包含在內(nèi)，而MOS管的特性與版圖的設(shè)計又是息息相關(guān)的（圖3）。   下面通過一組實驗數(shù)據(jù)看看STI的壓力對于MOS管漏端電流Ids的影響。橫軸是不同的Vgs值（圖4）。測試STI的壓力對于PMOS管和NMOS管的漏端電流的影響。工藝是0.13um，PMOS管和NMOS管為3.3V，length=0.6um, width

13、=24um，此處設(shè)置sa=sb。我們可以看出，這種壓力對于PMOS管和NMOS管的影響正好相反。PMOS管：電流隨SA(SB)的增大而變??；NMOS管：電流隨SA(SB)的增大而增大。測試STI的壓力對于gm的影響，橫軸是不同的Vgs值（圖5）。在Sa=Sb=0.345um，Sa=Sb=1.5um，兩種條件下，對于一個length=0.15um的PMOS，相差約有3%，對于一個length=0.6um的PMOS，相差約有10%。而這些差異，僅僅是一個MOS的差異，對于數(shù)十個、數(shù)百個甚至與數(shù)千個MOS的組合會使電路偏差很大，有可能導(dǎo)致不工作。    

14、60;   WPE效應(yīng)下面我們再來看看WPE的影響.對于同一個器件，固定的長寬，固定的源漏區(qū)(SA、SB)大小，根據(jù)將它放置在離阱邊界距離不同的地方（圖6）。 我們看到了下面的測試結(jié)果（圖7）：0.13um工藝下，測試3.3V NMOS管的Vth隨SC的距離的變化： 我們可以看出，當(dāng)NMOS管距離阱邊比較近的時候，Vth會增大約50mV。Vth也會隨著源漏端的方向而有所不同，達到約有10 mV的偏差。當(dāng)NMOS管距離阱邊比較遠的時候，如SC的距離大于3um，Vth基本上就沒有多少的偏差了。通過一系列實驗數(shù)據(jù)，我們可以看出，STI、WPE對器件性能有重要影

15、響，在深亞微米IP模塊設(shè)計中必須考慮的制造工藝的影響。那么，對IP模塊級別的設(shè)計，如何減小或者避免這兩種效應(yīng)呢？電路設(shè)計中如何減小STI、WPE的影響在電路設(shè)計階段，在版圖設(shè)計沒有進行或還沒有完成時，我們并不能準確預(yù)測到完成后的版圖會對電路帶來怎樣的影響。在這個階段，我們?nèi)绾伪M量避免這些效應(yīng)呢？在此，對于IP模塊設(shè)計者給出幾種方法可供參考。方法一：預(yù)先估計MOS管的SA、SB和SC的值，再進行仿真調(diào)試，進而達到理想的設(shè)計值。根據(jù)制造工藝的設(shè)計規(guī)則要求，電路設(shè)計者可以預(yù)估常規(guī)MOS管的SA、SB和SC的值，從而較快的進行較為準確的電路設(shè)計。對于具有大驅(qū)動能力的MOS管，這種方法也很適用。但是由于

16、預(yù)估的SA、SB和SC的值不會100%準確，所以會有少量的誤差。比如原始語句是:*.SUBCKT TOP Z AM1 Z A IN VSS w= 2.000000 l=0.130000 m=2.ENDS TOP*在前期仿真階段，更具所選用的工藝制程所必須的設(shè)計規(guī)則,加入預(yù)估的SA、SB、SC的值（圖8），語句如下：*.SUBCKT TOP Z AM1 Z A IN VSS w= 2.000000 l=0.130000 m=2 sa=0.250000 sb=0.63000 sc=1.6000000.        &

17、#160;                                    5.ENDS TOP*方法二：預(yù)先放大或縮小MOS管。PMOS管的電流隨SA/SB的增大而變小，所以可以預(yù)先放大PMOS管；NMOS管的電流隨SA/SB的增大而增大，所

18、以可以預(yù)先縮小NMOS管。這種作用類似于方法一，都是將WPE和STI效應(yīng)在電路設(shè)計階段就考慮進來，而不是等到版圖完成之后才能調(diào)整。但這種方法對于比較有經(jīng)驗的設(shè)計者或者有實驗數(shù)據(jù)的設(shè)計者來說才比較適用。方法三：對于對稱性要求比較高的電路（如電流鏡、差分放大等），設(shè)計者應(yīng)該盡量采取整數(shù)倍的設(shè)計方法，采用同樣長度的管子，管子寬度的設(shè)計也盡量用倍數(shù)的關(guān)系。這種方法有助于提高管子制造出來之后的對稱性。舉例,對于電流鏡, 我們知道:       Iout = Iref * (W/L) M2 / (W/L) M1   

19、                  4如下圖: 理論上，這種電路可以精確的復(fù)制電流而不受工藝和溫度的影響，Iout與Iref的比值有器件尺寸的比率決定，但是實際上，管子之間的比率與WPE和STI效應(yīng)息息相關(guān)。所以如選擇M1管子為子單元，M2管子應(yīng)為子單元的整數(shù)倍為好，在電路前期仿真階段可以看到這種方法的優(yōu)越性。方法四：在不影響電路設(shè)計性能的情況下，盡量將PMOS管襯底連接電源，NMOS管襯底連接地，而不要到中間電平，

20、可以減少阱的個數(shù)。如圖10所示，從電路設(shè)計階段就減少襯底連接種類，有利于在版圖設(shè)計時減少阱的個數(shù)，進而直接降低WPE以及STI對MOS管影響。在上圖中，在設(shè)計規(guī)格滿足的情況下，我們應(yīng)該盡量采用將M1管的襯底連接到VSS，而不是連接到NET1的方法來進行設(shè)計，這樣有助于在版圖的布局優(yōu)化。方法五：在電路設(shè)計后期，即版圖設(shè)計完成之后，進行版圖寄生參數(shù)的提取，然后再進行電路仿真，即我們常說的后仿。用HSPICE做電路仿真時，傳統(tǒng)的BSIM3 SPICE Model并沒有把WPE/STI效應(yīng)估算進去，而BSIM4 Spice Model開始支持這些效應(yīng)了，所以要仿真使用BSIM4的模型。目前，晶圓廠的先

21、進制成都已經(jīng)提供了這種模型給用戶使用了。這種方法可以進行最為準確的設(shè)計，但是如果后仿之后才考慮所有版圖因素的話，這樣會造成設(shè)計循環(huán)次數(shù)較多。前四種辦法在版圖設(shè)計沒有完成時采用，可以有效地縮短設(shè)計周期，減少設(shè)計的循環(huán)次數(shù)。第五種方法，對于考慮WPE/STI效應(yīng)更有效，但會需要較長的設(shè)計周期。隨著工藝的越來越先進，后期仿真又是必不可少的，特別是對于精確的設(shè)計。版圖設(shè)計中如何減小STI、WPE的影響版圖設(shè)計是創(chuàng)建工程制圖的精確的物理描述的過程，而這一物理描述遵守有制造工藝、設(shè)計流程以及通過仿真顯示為可行的性能要求所帶來的一系列約束6。版圖設(shè)計之后得到的GDSII格式的數(shù)據(jù)將交給掩模廠進行掩模的制作，以至最終送到晶圓廠（代工廠）生產(chǎn)線上去做芯片的生產(chǎn)制造。所以可以說版圖的設(shè)計與生產(chǎn)制造出來的芯片的有更為直接的關(guān)系，因而在版圖設(shè)計階段考慮制造工藝的影響至關(guān)重要。那么，版圖設(shè)計中如何減小STI、WPE的影響呢？下面針對STI、WPE的影響提出了幾個IP模塊版圖設(shè)計的要點：在版圖布局規(guī)