半加器和全加器

1、實(shí)驗(yàn) 半加器和全加器、實(shí)驗(yàn)?zāi)康模?學(xué)會(huì)用電子仿真軟件 Multisim7 進(jìn)行半加器和全加器仿真實(shí)驗(yàn)。2學(xué)會(huì)用邏輯分析儀觀察全加器波形： 3分析二進(jìn)制數(shù)的運(yùn)算規(guī)律。4. 掌握組合電路的分析和設(shè)計(jì)方法。5驗(yàn)證全加器的邏輯功能。、實(shí)驗(yàn)準(zhǔn)備：組合電路的分析方法是根據(jù)所給的邏輯電路， 寫出其輸入與輸出之間的邏輯 關(guān)系 （邏輯函數(shù)表達(dá)式或真值表 ），從而評(píng)定該電路的邏輯功能的方法。一般是首 先對(duì)給定的邏輯電路， 按邏輯門的連接方法， 逐一寫出相應(yīng)的邏輯表達(dá)式， 然后 寫出輸出函數(shù)表達(dá)式， 這樣寫出的邏輯函數(shù)表達(dá)式可能不是最簡(jiǎn)的， 所以還應(yīng)該 利用邏輯代數(shù)的公式或者卡諾圖進(jìn)行簡(jiǎn)化。 再根據(jù)邏輯函數(shù)表達(dá)式寫

2、出它的真值 表，最后根據(jù)真值表分析出函數(shù)的邏輯功能。例的邏輯功能圖 3.5.11. 寫輸出函數(shù) Y 的邏輯表達(dá)式：W AAB ABB 3.5.1X WWC WCC 3.5.2Y X XD XDD 3.5.32. 進(jìn)行化簡(jiǎn)：W AAB ABB AB AB 3.5.4.3. .3.5.6X WC WC ABC ABC ABC ABC 5.5Y XD XD ABCD ABCD ABCD ABCDABCD ABCD ABCD ABCD 3. 列真值表：表 3.5.1：A B C DY0 0 0 000001100101001100100101010011000111110001100101010010

3、111110001101111101111104.功能說(shuō)明：邏輯圖是一個(gè)檢奇電路。輸入變量的取值中，有奇數(shù)個(gè) 1 則有輸出，否則 無(wú)輸出。組合電路的設(shè)計(jì)目的就是根據(jù)實(shí)際的邏輯問(wèn)題， 通過(guò)寫出它的真值表和邏輯 函數(shù)表達(dá)式， 最終找到實(shí)現(xiàn)這個(gè)邏輯電路的器件 ,將它們組成最簡(jiǎn)單的邏輯電路。例如：設(shè)計(jì)半加器邏輯電路1. 進(jìn)行邏輯抽象：如果不考慮的來(lái)自低位的進(jìn)位將兩個(gè) 1 位二進(jìn)制數(shù)相加，稱為半加。設(shè) A、B 是兩個(gè)加數(shù)， S 是它們的和， Ci 是向高位的進(jìn)位。則根據(jù)二進(jìn)制數(shù)相加的規(guī)律，可以寫出它們的真值表如表 3.5.2 所示表 3.5.2 ：輸入輸出ABSCi00000110101011012.

4、寫出邏輯函數(shù)式：S AB AB A B 3.5.7Ci AB3. 選定器件的類型： 可選異或門來(lái)實(shí)現(xiàn)半加和； 可選兩片與非門 （或一片與門 ）實(shí)現(xiàn)向高位的進(jìn)位 如圖 3.5.2 所示。圖 3.5.2、計(jì)算機(jī)仿真實(shí)驗(yàn)內(nèi)容：1. 測(cè)試用異或門、與門組成的半加器的邏輯功能：(1) . 按照?qǐng)D 3.5.3 所示，從電子仿真軟件 Multisim7 基本界面左側(cè)左列真實(shí)元 件工具條中調(diào)出所需元件：其中，異或門74LS86N從“ TTL”庫(kù)中調(diào)出；與門4081BD_5V 從“ CMOS”庫(kù)中調(diào)出。指示燈從電子仿真軟件 Multisim7 基本界面 左側(cè)右列虛擬元件庫(kù)中調(diào)出， X1 選紅燈； X2 選藍(lán)燈。

5、(2) . 打開仿真開關(guān)，根據(jù)表 3.5.3 改變輸入數(shù)據(jù)進(jìn)行實(shí)驗(yàn)，并將結(jié)果填入表 內(nèi)。表 3.5.3 ：輸入輸出ABSCi000110112. 測(cè)試全加器的邏輯功能：(1). 從電子仿真軟 件 Multisim7 基本界面左側(cè)左列真 實(shí)元件 工具條中CM OS ”庫(kù) 中 調(diào) 出 或 門407 1BD_5V、與門 4081BD_5V；從“ TTL”庫(kù)中調(diào)出異或門 74LS86D，組成仿真電路 如圖 3.5.4 所示。圖 3.5.4(2). 打開仿真開關(guān)，根據(jù)表 3.5.4 輸入情況實(shí)驗(yàn)，并將結(jié)果填入表內(nèi)表 3.5.4 ：輸入輸出ABCi 1SCi000001010011100101110111

6、3. 用邏輯分析儀觀察全加器波形：(1). 先關(guān)閉仿真開關(guān)，在圖 3.5.4 中刪除除集成電路以外的其它元件WordXWG1”，(2). 點(diǎn)擊電仿真軟件 Multisim7 基本界面右側(cè)虛擬儀器工具條中的“Generator”按鈕，如圖 3.5.5(左圖 )所示，調(diào)出字信號(hào)發(fā)生器圖標(biāo) (右圖)“ 將它放置在電子平臺(tái)上。圖 3.5.5(3) . 再點(diǎn)擊虛擬儀器工具條中的“ Logic Analyzer” 按鈕，如圖 3.5.6(左圖 ) 所示，調(diào)出邏輯分析儀圖標(biāo) (右圖 )“XLA1”，將它放置在電子平臺(tái)上。圖 3.5.6(4) . 連好仿真電路如圖 3.5.7 所示圖 3.5.7(5) . 雙

7、擊字信號(hào)發(fā)生器圖標(biāo) “ XWG1”，將打開它的放大面板如圖 3.5.8 所示。 它是一臺(tái)能產(chǎn)生 32 位(路 )同步邏輯信號(hào)的儀表。按下放大面板的“ Controls”欄 的“ Cycle”按鈕，表示字信號(hào)發(fā)生器在設(shè)置好的初始值和終止值之間周而復(fù)始 地輸出信號(hào)；單選“ Display”欄下的“ Hex”表示信號(hào)以十六進(jìn)制顯示； “Trigger” 欄用于選擇觸發(fā)的方式； “Frequency”欄用于設(shè)置信號(hào)的頻率。圖 3.5.8(6) . 按下“ Controls”欄的“ Set ”按鈕，將彈出對(duì)話框如圖 3.5.9 所示。單 選“ Display Type”欄下的 16 進(jìn)制“ Hex”，再

8、在設(shè)置緩沖區(qū)大小“ Buffer Size”輸 入“ 000B”即十六進(jìn)制的“ 11”，如圖中鼠標(biāo)手指所示，然后點(diǎn)擊對(duì)話框右上角 “Accept”回到放大面板。圖 3.5.9(7) . 點(diǎn)擊放大面板右邊 8 位字信號(hào)編輯區(qū)進(jìn)行逐行編輯， 從上至下在欄中輸 入十六進(jìn)制的 000000000000000A共 11 條 8 位字信號(hào)，編輯好的 11條 8 位字 信號(hào)如圖 3.5.10 所示，最后關(guān)閉放大面板。圖 3.5.10(8) . 打開仿真開關(guān)，雙擊邏輯分析儀圖標(biāo)“ XLA1”，將出現(xiàn)邏輯分析儀放大 面板如圖 3.5.11 所示。將面板上“ Clock”框下“ Clock/Div”欄輸入 12，

9、再點(diǎn)擊 面板左下角 ”Reverse按”鈕使屏幕變白， 稍等掃描片刻， 然后關(guān)閉仿真開關(guān)。 將邏 輯分析儀面板屏幕下方的滾動(dòng)條拉到最左邊，見(jiàn)圖中鼠標(biāo)手指所示。圖 3.5.11(9) . 拉出屏幕上的讀數(shù)指針可以觀察到一位全加器各輸入、 輸出端波形， 例如：圖 3.5.12中讀數(shù)指針?biāo)谖恢帽硎据斎胄盘?hào) A =0、B =1、Ci 1 =1；S =0、C i =1。(注：屏幕左側(cè)標(biāo)有“ 9”的波形表示 A ；標(biāo)有“ 10”的波形表示 B；標(biāo)有“ 8”的波形表示 Ci 1；標(biāo)有“ 13”的波形表示 S；標(biāo)有“ 14”的波形表示 Ci。)(10) . 按表3.5.5要求，用讀數(shù)指針讀出 4個(gè)觀察點(diǎn)的狀

10、態(tài)， 并將它們的邏輯 狀態(tài)和邏輯分析波形填入表中。圖 3.5.12表 3.5.5：測(cè)點(diǎn)變量1234狀態(tài)波形狀態(tài)波形狀態(tài)波形狀態(tài)波形輸入ABCi 1100010110101輸出S Ci四、實(shí)驗(yàn)室操作實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)兩個(gè)一位二進(jìn)制數(shù)相加的全加器：1 進(jìn)行邏輯抽象分析：考慮的來(lái)自低位的進(jìn)位將兩個(gè) 1位二進(jìn)制數(shù)相加， 稱為全加。設(shè)A 、B是兩個(gè)加數(shù)， Ci 1 為來(lái)之低輸入輸出A BCi 1SCi位的進(jìn)位， S 是它們的和， Ci 是向高 位的進(jìn)位。則根據(jù)二進(jìn)制數(shù)相 加的規(guī)律，可以寫出它們的真值表。2寫出全加器的 S 和 Ci 的邏輯表達(dá)表。3. 根據(jù) 全加 器的 邏輯表達(dá)表畫出電路3. 根據(jù)電路圖選取集成電路，并在數(shù)字實(shí)驗(yàn)臺(tái)上搭好實(shí)驗(yàn)電路4. 在實(shí)驗(yàn)臺(tái)上進(jìn)行全加器實(shí)驗(yàn)，并填好表 3.5.6。表 3.5.6 ：000001010011100101110111五、實(shí)驗(yàn)報(bào)告要求：1. 完成仿真實(shí)驗(yàn)中的表 3.5.3表的填寫。2. 總結(jié)設(shè)計(jì)全加器實(shí)驗(yàn)的分析、步驟和體會(huì)，寫出完整的設(shè)計(jì)報(bào)告。六、實(shí)驗(yàn)設(shè)備及材料：1. 仿真計(jì)算機(jī)及軟件 Multisim7 。2. THD-1型（或 Dais-2B型）數(shù)電實(shí)驗(yàn)箱。3. MF-10 型萬(wàn)用表。4 電子元件：數(shù)字集成電路： 74LS86、 CD4081、CD4071各一片。Vcc 4B 4A 4