PowerPC體系結(jié)構(gòu)之中斷異常

1、PowerPCPowerPC體系結(jié)構(gòu)之中斷異常 取BOOKE之精要。 1.1. 異常類型 00 Critical Interrupt 來自于外部中斷控制器，具有較高的優(yōu)先級(jí) 01 Machine Check 嚴(yán)重的內(nèi)部狀態(tài)錯(cuò)誤，如 Cache數(shù)據(jù)的校驗(yàn)失敗 02 Data Storage 數(shù)據(jù)讀寫異常，如：用戶態(tài)讀一個(gè)非用戶態(tài)的頁 (UR=0) 03 Instruction Storage 讀指令異常，如：用戶態(tài)時(shí)取一個(gè)用戶態(tài)不可執(zhí)行的頁 (UX=0) 04 External Interrupt 來自于外部中斷控制器 05 Alignment 非對(duì)齊訪問異常 06 Program 程序異常，如

2、：執(zhí)行非法指令，用戶態(tài)執(zhí)行特權(quán)指令 07 Floating-Point unavailable 在無浮點(diǎn)部件的 CPU上執(zhí)行浮點(diǎn)指令即會(huì)觸發(fā)此 異常 08 System call 系統(tǒng)調(diào)用 09 Auxiliary Processor Unavailable 在無協(xié)處理器的 CPU上執(zhí)行協(xié)處理器指令即 觸發(fā)此異常 10 Decrementer DEC 寄存器歸零異常， DEC是一個(gè)內(nèi)部時(shí)鐘計(jì)數(shù)器， Linux用之 實(shí)現(xiàn)時(shí)鐘中斷 11 Fixed-interval timer interrupt 12 Watchdog timer interrupt 13 Data TLB error 數(shù)據(jù) T

3、LB Miss 異常 14 Instruction TLB error 指令 TLB Miss 異常 15 Debug 調(diào)試異常，用于支持調(diào)試 16 - 31 Reserved for future use 保留給將來體系結(jié)構(gòu)升級(jí)用 32 - 63 Allocated for implementation-dependent use 具體實(shí)現(xiàn)相關(guān) 其中0, 1, 12, 15為Critical Exception ,當(dāng)其發(fā)生時(shí)，使用 CSRR0 & CSRR1 保存當(dāng)前 PC 或(PC + 4)和 MSR ;其他異常發(fā)生時(shí)，則使用 SRR0 & SRR1 保存當(dāng)前 PC或(PC

4、 + 4) 和MSR 可以看到 BOOKE體系結(jié)構(gòu)層面規(guī)定的異常即為前 16個(gè)，這其中的有些異常是個(gè)籠統(tǒng)的 抽象(比如Data Storage就需要區(qū)分是讀還是寫導(dǎo)致的)，為了更細(xì)地描述發(fā)生異常的原因, PowerPC引入了一個(gè) ESR (Exception Syndrome Register),讓硬件在異常發(fā)生時(shí)，在其中指 出更具體的原因。比如 若ESR40被置位，則說明異常是由寫操作引起的。 2.2. 異常入口(向量) BOOKE 使用可讀寫的內(nèi)部寄存器 IVPR和IVOR 來指定異常的入口。 其中 IVPR (Interrupt Vector Prefix Register) 為 64

5、bit,指定所有異常入口基地址的高 48 bit, 即IVPR48:63 始終為0 IVOR (Interrupt Vector Offset Register) 為32 bit,指定具體異常入口相對(duì)異?；刂返钠?， 每個(gè)異常一個(gè)，只使用其低16位。則其IVOR32:40為0;又因所有入口 16字節(jié)對(duì)齊, 實(shí)際上IVOR60:63 亦始終 0: IVOR00 Critical Interrupt IVOR01 Machine Check IVOR02 Data Storage IVOR03 Instruction Storage IVOR04 External Interrupt IVOR0

6、5 Alignment IVOR06 Program IVOR07 Floating-Point unavailable IVOR08 System call IVOR09 Auxiliary Processor Unavailable IVOR10 Decrementer IVOR11 Fixed-interval timer interrupt IVOR12 Watchdog timer interrupt IVOR13IVOR13 Data TLB error IVOR14 Instruction TLB error IVOR15 Debug IVOR16 IVOR31 IVOR32 I

7、VOR63 則 Data TLB Miss 的異常入口即為： IVPR0:47 | IVOR48:59 | 0b0000 注意：PowerPC沒有RESET異常這個(gè)概念，故沒有 RESET的入口，上電后處理器直接 到固定地址去取指令 (E500上為 0 xFFFF FFFC)。 3.3. 相關(guān)寄存器 3.0 MSR 3.0 MSR (Machine Status Register) 內(nèi)含部分異常使能位，清位則屏蔽相應(yīng)的異常： MSR46, CE (Critical Enable) - Critical Input and Watchdog Timer Interrupts Enable MSR

8、48, EE (External Enable) - External Input, Decrementer and Fixed-Interval Timer Interrupts Enable MSR51, ME (Machine Check Enable) - Machine Check Enable MSR54, DE (Debug Enable) - Debug Enable MSR49, PR (Proble State)-置1表示處理器處于用戶態(tài)，置 0則為核心態(tài) 當(dāng)Critical Exception 發(fā)生時(shí)，硬件將 MSR保存于 CSRR1后，僅保持 ME不變，自動(dòng)將 MSR

9、之其它位清零(PR = 0,進(jìn)入核心態(tài)) 當(dāng)一般異常發(fā)生時(shí)，硬件將 MSR保存于SRR1后，保持 CE, DE, ME不變，自動(dòng)將其 它位清零 3.13.1 SRR0 SRR0 (Save/Restore Register 0) 64 bit,用于異常發(fā)生時(shí)保存引起異常指令的地址(異常)或其下一條指令的地址(中斷) 保存過程硬件自動(dòng)做 執(zhí)行rfi從異常返回時(shí)，處理器會(huì)跳轉(zhuǎn)到 SRR0保存的地址處繼續(xù)執(zhí)行。 3.23.2 SRR1 SRR1 (Save/Restore Register 1) 32 bit,用于異常發(fā)生時(shí)硬件自動(dòng)保存 MSR (Machine Status Register) 執(zhí)

10、行rfi從異常返回時(shí)，處理器會(huì)將 SRR1值恢復(fù)入 MSR 3.33.3 CSRR0 CSRR0 (Critical Save/Restore Register 0) 64 bit,用于 Critical Exception (0, 1, 12, 15) 其它與SRR0同，只是該類型異常使用指令 rfci返回 3.43.4 CSRR1 CSRR1 (Critical Save/Restore Register 1) 32 bit,用于 Critical Exception (0, 1, 12, 15) 其它與SRR1同，只是該類型異常使用指令 rfci返回 3.53.5 DEAR DEAR (

11、Data Exception Address Register) 64 bit,用于記錄訪存失敗的地址，類似 MIPS 之BadVAddr或x86之 CR2 3.63.6 IVPR & IVORiIVPR & IVORi 64 bit & 32 bit ,異常入口寄存器 3.73.7 ESR ESR (Exception Syndrome Register) ItiliMmpI Tvjiips 3:35 Allocated 36 PtL III滸il Instnfiction exception Program 37 PPR PrliVlkhapen11 U AP Am

12、xlHqry PrcwmAr 口ppntlwi Align mm Storage Data TLB Prugraimi 冬 PUO UnJmplriiiwd Opf aiiDji 故七當(dāng)責(zé)蛤n Pregrani 46 BO B1 Ordering exception Data Smm四 in&t Storage 47 PIE Imprecise exception Program 1必 ResenneO 6:63 Alloratecl for ImplemeniqNcirii-dppendeiii irse 4.4. 完整的例子 以外設(shè)中斷為例： a. 外部中斷控制器通過中斷引腳 （#

13、int）觸發(fā)處理器進(jìn)入 External Input異常 b. 保存當(dāng)前PC + 4入SRR0 （異步，無需重新執(zhí)行之，故下一條指令即可） c. 保存當(dāng)前 MSR 入 SRR1,保持 MSR 之 CE, DE, ME ,其余清除 d. 跳轉(zhuǎn)到入口 IVPR + IVOR4 處 （interrupt handler 之所在） e. interrupt handler使用指令rfi返回，處理器在執(zhí)行該指令時(shí)自動(dòng)把 SRR1恢復(fù)入 SRR0 入 PC 最后給一個(gè)BOOKE之異常的全家福:MSR, I jlillr 7-3. Inteirru|i1 nwl KicrepI hMi T|K* IVO I

14、t Interrupt 1 pr Eixcoptioit Typt SyiidiroiMJitb, Frecis*1 2 7 i 隹 F：SR (See Note 5) IVORO Critical H 中 UL Crltfcal Input X X CE 155 IVOR Machine Check Machine Check X 準(zhǔn) 156 IVORS D日m Storage Access X |ST| FP.API 9 157 ED丑d and Re sen c or Store QmdfHprW S write =thru required sioragt1 fW=l i X lT 9

15、 Cache Lotkin X D1,DLK| |ST| 8 Bjip Ordfrine X ST FP.AP1.BM VOR3 lust SiorAfte Access X 159 Byte Ordering X BO IVOF4 External Input ERUT Jud Input X EE 1 IGO IVOR 5 AlignmETit AhgnmEnt X 1對(duì)陽AP 101 TVQR6 Program niegil K Pll. 淄 PrtvHeg&d X PPRjAfl Trap K PTR FP Enabled X X tPJPILl FtCfLl 57 AP En

16、jbkd X X AP Unimpknicnted Op X HUOjFP API f IVOR? FP UrwvEkihlH FP UncivilIhblj? X 165 IVOR8 Un Call Cull X I&6 IVOR$) P 1 JjMV.ld.il ll AP Unavallabk * 166 VORW Decrenienter M EE DIE 167 IVOR 1 FIT K EE HE li 8 IVOR) 2 IVORJ3 Watchdog iMtii TLB Error Dntd TLB NHss X X X Ml CE VilE 169 170 IVOR 14 Fust TLB Error liisl TLB Mi X 171 IVOR 5 Debug Trap X X DE IDM 172 Jni AdJcIr Comp