DDR 工作流程簡介

1、DDR3詳解 DDR3 （double-data-rate three synchronous dynamic random access memory）即第三代雙倍數(shù)據(jù)率同步動態(tài)隨機存取存儲器。是應(yīng)用在計算機及電子產(chǎn)品領(lǐng)域的一種高帶寬并行數(shù)據(jù)總線。DDR3在DDR2的基礎(chǔ)上繼承發(fā)展而來，其數(shù)據(jù)傳輸速度為DDR2的兩倍。 內(nèi)存相關(guān)工作流程與參數(shù)內(nèi)存相關(guān)工作流程與參數(shù) 了解DDR3，首先從認(rèn)識內(nèi)存相關(guān)工作流程與參數(shù)開始，這樣會比較容易理解一些參數(shù)在其中所起到的作用。這部分的講述運用DDR3的簡化時序圖。 DDR3的內(nèi)部是一個存儲陣列，將數(shù)據(jù)填進(jìn)去，你可以把它想象成一張表格。和表格的檢索原理一樣，

2、先指定一個行（Row），再指定一個列（Column），我們就可以準(zhǔn)確地找到所需要的單元格，這就是內(nèi)存芯片尋址的基本原理。對于內(nèi)存，這個單元格可稱為存儲單元,那么這個表格（存儲陣列）就是邏輯Bank（Logical Bank，下面簡稱Bank）。 DDR3內(nèi)部Bank示意圖，這是一個NXN的陣列，B代表Bank地址編號，C代表列地址編號，R代表行地址編號。如果尋址命令是B1、R2、C6，就能確定地址是圖中紅格的位置 目前DDR3系統(tǒng)而言，還存在物理Bank的概念，這是對內(nèi)存子系統(tǒng)的一個相關(guān)術(shù)語，并不針對內(nèi)存芯片。內(nèi)存為了保證CPU正常工作，必須一次傳輸完CPU在一個傳輸周期內(nèi)所需要的數(shù)據(jù)。而CP

3、U在一個傳輸周期能接受的數(shù)據(jù)容量就是CPU數(shù)據(jù)總線的位寬，單位是bit(位)?？刂苾?nèi)存與CPU之間數(shù)據(jù)交換的北橋芯片也因此將內(nèi)存總線的數(shù)據(jù)位寬等同于CPU數(shù)據(jù)總線的位寬，這個位寬就稱為物理Bank（Physical Bank，有的資料稱之為Rank）的位寬。目前這個位寬基本為64bit。 在實際工作中，Bank地址與相應(yīng)的行地址是同時發(fā)出的，此時這個命令稱之為“行激活”（Row Active）。在此之后，將發(fā)送列地址尋址命令與具體的操作命令（是讀還是寫），這兩個命令也是同時發(fā)出的，所以一般都會以“讀/寫命令”來表示列尋址。根據(jù)相關(guān)的標(biāo)準(zhǔn)，從行有效到讀/寫命令發(fā)出之間的間隔被定義為tRCD，即R

4、AS to CAS Delay（RAS至CAS延遲，RAS就是行地址選通脈沖，CAS就是列地址選通脈沖），我們可以理解為行選通周期。tRCD是DDR的一個重要時序參數(shù)，廣義的tRCD以時鐘周期（tCK，Clock Time）數(shù)為單位，比如tRCD=3，就代表延遲周期為三個時鐘周期。 接下來，相關(guān)的列地址被選中之后，將會觸發(fā)數(shù)據(jù)傳輸，但從存儲單元中輸出到真正出現(xiàn)在內(nèi)存芯片的 I/O 接口之間還需要一定的時間（數(shù)據(jù)觸發(fā)本身就有延遲，而且還需要進(jìn)行信號放大），這段時間就是非常著名的 CL（CAS Latency，列地址脈沖選通潛伏期）。CL 的數(shù)值與 tRCD 一樣，以時鐘周期數(shù)表示。不過CL只是針

5、對讀取操作。BL=4 目前內(nèi)存的讀寫基本都是連續(xù)的，因為與CPU交換的數(shù)據(jù)量以一個Cache Line（即CPU內(nèi)Cache的存儲單位）的容量為準(zhǔn)，一般為64字節(jié)。而現(xiàn)有的Rank位寬為8字節(jié)（64bit），那么就要一次連續(xù)傳輸8次，這就涉及到我們也經(jīng)常能遇到的突發(fā)傳輸?shù)母拍?。突發(fā)（Burst）是指在同一行中相鄰的存儲單元連續(xù)進(jìn)行數(shù)據(jù)傳輸?shù)姆绞剑B續(xù)傳輸?shù)闹芷跀?shù)就是突發(fā)長度（Burst Lengths，簡稱BL）。 談到了突發(fā)長度時。如果BL=4，那么也就是說一次就傳送464bit的數(shù)據(jù)。但是，如果其中的第二筆數(shù)據(jù)是不需要的，怎么辦？還都傳輸嗎？為了屏蔽不需要的數(shù)據(jù)，人們采用了數(shù)據(jù)掩碼（Dat

6、a I/O Mask，簡稱DQM）技術(shù)。通過DQM，內(nèi)存可以控制I/O端口取消哪些輸出或輸入的數(shù)據(jù)。這里需要強調(diào)的是，在讀取時，被屏蔽的數(shù)據(jù)仍然會從存儲體傳出，只是在“掩碼邏輯單元”處被屏蔽。 數(shù)據(jù)選通脈沖DQS DQS是DDR中的重要功能，主要用來在一個時鐘周期內(nèi)準(zhǔn)確的區(qū)分出每個傳輸周期，并便于接收方準(zhǔn)確接收數(shù)據(jù)。DQS是雙向信號，在寫入時用來傳送由北橋發(fā)來的DQS信號，讀取時，則由芯片生成DQS向北橋發(fā)送?？梢哉f，它就是數(shù)據(jù)的同步信號。 在讀取時，DQS與數(shù)據(jù)信號同時生成（也是在CK與CK#的交叉點）。而DDR內(nèi)存中的CL也就是從CAS 發(fā)出到DQS生成的間隔，數(shù)據(jù)真正出現(xiàn)在數(shù)據(jù)I/O總線

7、上相對于DQS觸發(fā)的時間間隔被稱為Tac。實際上，DQS生成時，芯片內(nèi)部的預(yù)取已經(jīng)完畢了，由于預(yù)取的原因，實際的數(shù)據(jù)傳出可能會提前于DQS發(fā)生（數(shù)據(jù)提前于DQS傳出）。 DQS是了保證接收方的選擇數(shù)據(jù)， DQS在讀取時與數(shù)據(jù)同步傳輸。但由于芯片有預(yù)取的操作，所以輸出時的同步很難控制，只能限制在一定的時間范圍內(nèi)，數(shù)據(jù)在各I/O端口的出現(xiàn)時間可能有快有慢，會與DQS有一定的間隔，這也就是要有一個tAC規(guī)定的原因。而在接收方，一切必須保證同步接收，不能有tAC之類的偏差。這樣在寫入時，芯片不再自己生成DQS，而以發(fā)送方傳來的DQS為基準(zhǔn)，并相應(yīng)延后一定的時間，在DQS的中部為數(shù)據(jù)周期的選取分割點（在

8、讀取時分割點就是上下沿），從這里分隔開兩個傳輸周期。這樣做的好處是，由于各數(shù)據(jù)信號都會有一個邏輯電平保持周期，即使發(fā)送時不同步，在DQS上下沿時都處于保持周期中，此時數(shù)據(jù)接收觸發(fā)的準(zhǔn)確性無疑是最高的。 在寫入時，以DQS的高/低電平期中部為數(shù)據(jù)周期分割點，而不是上/下沿，但數(shù)據(jù)的讀取觸發(fā)仍為DQS的上/下沿. 寫入延時 在上面的DQS寫入時序圖中可以發(fā)現(xiàn)，在發(fā)出寫入命令后，DQS與寫入數(shù)據(jù)要等一段時間才會送達(dá)。這個周期被稱為DQS相對于寫入命令的延遲時間（tDQSS）。 tDQSS是DDR內(nèi)存寫入操作的一個重要參數(shù)，太短的話恐怕接受有誤，太長則會造成總線空閑。tDQSS 最短不能小于0.75個

9、時鐘周期，最長不能超過1.25個時鐘周期。正常情況下，tDQSS是一個時鐘周期，但寫入時接受方的時鐘只用來控制命令信號的同步，而數(shù)據(jù)的接受則完全依靠DQS進(jìn)行同步，所以DQS與時鐘不同步也無所謂。 內(nèi)存的工作速度內(nèi)存的工作速度 內(nèi)存技術(shù)從SDR，DDR，DDR2，DDR3一路發(fā)展而來，傳輸速度以指數(shù)遞增，除了晶圓制造工藝的提升因素之外，還因為采用了Double Data Rate以及Prefetch兩項技術(shù)。實際上，無論是SDR還是DDR或DDR2、3，內(nèi)存芯片內(nèi)部的核心時鐘基本上是保持一致的，都是100MHz到200MHz（某些廠商生產(chǎn)的超頻內(nèi)存除外）。 DDR即Double Data Ra

10、te技術(shù)使數(shù)據(jù)傳輸速度較SDR提升了一倍。如下圖所示，SDR僅在時鐘的上升沿傳輸數(shù)據(jù)，而DDR在時鐘信號上、下沿同時傳輸數(shù)據(jù)。例如同為133MHz時鐘，DDR卻可以達(dá)到266Mb/s的數(shù)傳速度。 Double Data Rate技術(shù)使數(shù)據(jù)外傳速度提升了一倍，而芯片內(nèi)部數(shù)據(jù)數(shù)據(jù)傳輸速度的提升則是通過Prefetch技術(shù)實現(xiàn)的。所謂Prefetch簡單的說就是在一個內(nèi)核時鐘周期同時尋址多個存儲單元并將這些數(shù)據(jù)以并行的方式統(tǒng)一傳輸?shù)絀O Buffer中，之后以更高的外傳速度將IO Buffer中的數(shù)據(jù)傳輸出去。這個更高的速度在DDR I上就是通過Double Data Rate實現(xiàn)的，也正因為如此，

11、DDR I外部Clock管腳的頻率與芯片內(nèi)部的核心頻率是保持一致的。如下圖所示為DDR I 的Prefetch過程中，在16位的內(nèi)存芯片中一次將2個16bit數(shù)據(jù)從內(nèi)核傳輸?shù)酵獠縈UX單元，之后分別在Clock信號的上、下沿分兩次將這2 x 16bit數(shù)據(jù)傳輸給北橋或其他內(nèi)存控制器，整個過程經(jīng)歷的時間恰好為一個內(nèi)核時鐘周期。 發(fā)展到DDR2，芯片內(nèi)核每次Prefetch 4倍的數(shù)據(jù)至IO Buffer中，為了進(jìn)一步提高外傳速度，芯片的內(nèi)核時鐘與外部接口時鐘（即我們平時接觸到的Clock管腳時鐘）不再是同一時鐘，外部Clock時鐘頻率變?yōu)閮?nèi)核時鐘的2倍。同理，DDR3每次Prefetch 8倍的

12、數(shù)據(jù)，其芯片Clock頻率為內(nèi)核頻率的4 4倍，即JEDEC標(biāo)準(zhǔn)（JESD79-3）規(guī)定的400MHz至800MHz，再加上在Clock信號上、下跳變沿同時傳輸數(shù)據(jù)，DDR3的數(shù)據(jù)傳輸速率便達(dá)到了800MT/s到1600MT/s。具體到內(nèi)存條速度，我們以PC3-12800為例，其采用的DDR3-1600芯片核心頻率為200MHz，經(jīng)過Prefetch后Clock信號頻率到達(dá)800MHz，再經(jīng)過Double Data Rate后芯片數(shù)據(jù)傳輸速率為1600 MT/s，內(nèi)存條每次傳輸64比特或者說8字節(jié)數(shù)據(jù)，1600 x8便得到12800MB/s的峰值比特率。 DDR3與與DDR2的差異的差異 DDR3測試測試JEDEC標(biāo)準(zhǔn)規(guī)定的DDR3測試主要分為三個方面，分別為： 時鐘測試 時序測試 電氣性能測試 其中時鐘測試主要測試時鐘信號的周期、上下沿脈寬、周期抖動以及連續(xù)n周期累積誤差等指標(biāo)；時序測試主要測試數(shù)據(jù)讀寫時的建立保持時間相關(guān)參數(shù)；電氣性能測試主要測試信號完整性相關(guān)指標(biāo)，主要包括各信號的斜率以及直/交流邏輯高/低電平等指標(biāo)。 重點測試項目：