二輸入及門的設(shè)計(jì)

1、QuartusII實(shí)例演示(二輸入與門的設(shè)計(jì))一、實(shí)驗(yàn)?zāi)康? .初步把握QuartusII軟件;2 .熟悉把握FPGA的開(kāi)發(fā)流程;3 .初步把握數(shù)字實(shí)驗(yàn)系統(tǒng);二、QuartusII軟件的具體設(shè)計(jì)步1 .成立文件夾在實(shí)驗(yàn)室上機(jī)時(shí)，要求在D盤(pán)成立一個(gè)自己姓名拼音的文件夾， 每次實(shí)驗(yàn)內(nèi)容都在此文件夾下再成立一個(gè)文件夾，在那個(gè)二級(jí)文 件夾里寄存相應(yīng)項(xiàng)目、程序文件、仿真波形文件等。2 .成立新工程(1)雙擊桌面上Quartus的圖標(biāo)，啟動(dòng)Quartus軟件。(2)通過(guò)File => New Project Wizard*菜單命令啟動(dòng)新項(xiàng)目向?qū)А?3)在隨后彈出的對(duì)話框上點(diǎn)擊Next按鈕，繼續(xù)。(4

2、)在 What is the working directory for this project 欄目 中設(shè)定新項(xiàng)目所利用的途徑；在What is the name of this project 欄目中輸入新項(xiàng)目的名字：vote ,點(diǎn)擊Next按鈕。(5)在這一步，向?qū)б笙蛐马?xiàng)目中加入已存在的設(shè)計(jì)文件。因?yàn)?咱們的設(shè)計(jì)文件尚未成立，因此點(diǎn)擊Next按鈕，跳過(guò)這一步。(6)為本項(xiàng)目指定目標(biāo)器件。(7)在這一步，能夠?yàn)樾马?xiàng)目指定綜合工具、仿真工具、時(shí)刻分析 工具。在那個(gè)實(shí)驗(yàn)中，我利用Quartus的默許設(shè)置，直接點(diǎn)擊Next 按鈕，繼續(xù)。(8)確認(rèn)相關(guān)設(shè)置，點(diǎn)擊Finish按鈕，完成新項(xiàng)目創(chuàng)

3、建。3 .設(shè)計(jì)輸入(1)咱們成立一個(gè)VHDL文件。通過(guò)File => New菜單命令，在隨 后彈出的對(duì)話框當(dāng)選擇VHDL File選項(xiàng)，點(diǎn)擊0K按鈕。通過(guò)File => Save As命令，將其保留，并加入到項(xiàng)目中。(2)在VHDL界面輸入兩輸入與門程序，然后通過(guò)File => Save As 命令保留。笆 a r d_2.vh d| cd 11 0| S3 |Horary ieee;use ieee.std_logic_116.all; encity and_2 is port(asin std_logic; b:in std_logic; y:out sLd_logic)

4、; end and 2;三architecture one of and 2 is9 begin y<=a and b; end cne;4 .綜合和編譯(1)選擇 Processing =>Start Compilation,檢查程序語(yǔ)法錯(cuò)誤, 并生成RTL圖。(2)執(zhí)行 Tools =>Netlist Viewer =>RTL Viewe,生成 RTL 圖。強(qiáng) RTL Viewer° II s II 22 IPage TiUe:and_2 IPage 1 of1Hierarchy List白 and_2由 Primitives !曲 Pins由 Netsa

5、CZ>y-02)HZy5.模擬仿真(1)在File菜單下，點(diǎn)擊New命令。在隨后彈出的對(duì)話框中，切 換到 Other Files 頁(yè)。選中 Vector Waveform File 選項(xiàng)，點(diǎn)擊 OK 按鈕。(2)進(jìn)入波形編輯器窗口工具條.(3)指定模擬終止時(shí)刻。(4)此刻，咱們已經(jīng)進(jìn)入到波形編輯界面。在Edit菜單下，點(diǎn)擊 Insert Node or Bus命令，或在結(jié)點(diǎn)名字區(qū)持續(xù)雙擊鼠標(biāo)左鍵兩 次，顯現(xiàn)如下框圖，點(diǎn)擊框圖中的Node Finder顯現(xiàn)結(jié)點(diǎn)查找器窗口 搜索結(jié)點(diǎn)名。(5)在上面一個(gè)框圖中點(diǎn)擊Node Finder-按鈕后，打開(kāi)Node Finder對(duì)話框。點(diǎn)擊List按鈕

6、，列出電路所有的端子。點(diǎn)擊»按 鈕，全數(shù)加入。點(diǎn)擊0K按鈕，確認(rèn)。(6)回到Insert Node or Bus對(duì)話框，點(diǎn)擊OK按鈕，確認(rèn)。(7)編輯輸入鼓勵(lì)信號(hào)波形.選中a信號(hào)，在Edit菜單下，選擇Value => Clock命令。在隨后彈出的對(duì)話框的Period欄目中設(shè) 定參數(shù)為50ns,點(diǎn)擊0K按鈕，b信號(hào)同理。（8）功能仿真 =>Generate Functional Simulation NetlistoB.利用命令Processing=>Sinmlator Tool ,顯現(xiàn)模擬器窗口。C.功能仿真波形如下:（9）時(shí)序仿真=>Generate Fu

7、nctional Simulation NetlisoB.利用命令Processing二>Simulator Tool ,顯現(xiàn)模擬器窗口C.時(shí)序仿真波形如下：三、注意事項(xiàng)1、 不能將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程，找不到工作庫(kù)時(shí),報(bào)錯(cuò)為：Error： Can, t open VHDL “WORK”。2、 文件后綴名不是.vhd,在設(shè)定工程后編譯時(shí)，報(bào)錯(cuò)為Error：Linel, File e:half_adder:TDF syntax error,o3、 設(shè)計(jì)文件名與實(shí)體名不符時(shí)，如寫(xiě)成，編譯時(shí)，報(bào)錯(cuò)為：Error:Linel, ,VHDL Design File " " must contain。4、 設(shè)計(jì)文件描述的語(yǔ)法錯(cuò)誤，如每一個(gè)句子后沒(méi)加分號(hào)ErrorVHDL syntax error at (5) near text ： ； expecting 二 or ") o5、 編譯的成功為項(xiàng)目創(chuàng)建一個(gè)編程文件，能夠保證了設(shè)計(jì)輸入的大體正確性，不能保證該項(xiàng)目的邏輯關(guān)系的正確性，也不 能保證時(shí)序的正確性。6、 功能仿真沒(méi)有時(shí)刻延遲，時(shí)序仿真會(huì)產(chǎn)生時(shí)刻延遲及毛刺VHDL語(yǔ)言正確，時(shí)序仿真不必然正確。7、 時(shí)序仿真和器件的真實(shí)特性相接近，必需在全程編譯后才能進(jìn)行時(shí)序仿真。8、 一樣情形，咱們只進(jìn)行時(shí)序仿真，而不進(jìn)行功能仿真。因此在波形文