FPGA硬件系統(tǒng)設(shè)計與應(yīng)用研究

1、https:/FPGA 硬件系統(tǒng)設(shè)計與應(yīng)用研究硬件系統(tǒng)設(shè)計與應(yīng)用研究摘 要：FPGA 是英文 Field-Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列。在現(xiàn)代的數(shù)字電路系統(tǒng)的設(shè)計中，F(xiàn)PGA 器件發(fā)揮著越來越重要的作用。作為可編程器件的一種，在短短十多年時間里，F(xiàn)PGA 逐漸從電力電子設(shè)計外圍器件演變?yōu)閿?shù)字電路的核心器件，在通信、計算機、汽車、航空航天等領(lǐng)域都有廣泛的使用。由于半導(dǎo)體技術(shù)工藝的進(jìn)步，F(xiàn)PGA 設(shè)計技術(shù)也得到了飛躍式的突破。本文主要對當(dāng)前 FPGA 器件的先進(jìn)技術(shù)進(jìn)行研究和總結(jié)，并且著重對 FPGA 器件硬件系統(tǒng)的設(shè)計和應(yīng)用進(jìn)行分析和研究。關(guān)鍵詞：F

2、PGA；原理；硬件設(shè)計；應(yīng)用技術(shù)1 FPGA 的簡介當(dāng)前使用硬件的描述語言完成電路設(shè)計，都可以通過簡單的匯總和合理的布局，然后快速燒錄到 FPGA 器件上進(jìn)行基本的測試，這也是當(dāng)代數(shù)字系統(tǒng)設(shè)計進(jìn)行檢驗的主流技術(shù)。這些可編程器件可以用來實現(xiàn)基本邏輯門的電路，也可以實現(xiàn)一些更復(fù)雜的組合功能例如數(shù)學(xué)的方程式、解碼器等等。大多數(shù)的FPGA 器件里，包含著一些記憶性元件，如觸發(fā)器，或者一些其它的更為完整、性能更為優(yōu)越的記憶塊。設(shè)計師可以根據(jù)自己的需要按照可編輯的鏈接將 FPGA 器件內(nèi)部的邏輯模塊連接在一起，仿佛一整個電路的實驗板被裝在一個電子芯片內(nèi)，這些出廠后的 FPGA 器件的連接方式以及邏輯塊的使

3、用都可以根據(jù)設(shè)計者不同的設(shè)計而進(jìn)行改變，從而能完成不同的邏輯功能。當(dāng)你在進(jìn)行的電子設(shè)計使用到 FPGA 器件時，你不得不需要努力地解決好電源管理、器件配置、IP 集成、完整信號輸出等硬件系統(tǒng)的設(shè)計問題。在進(jìn)行硬件設(shè)計時，你需要注意以下幾個問題：1.1 合理分配 I/O 信號無論是哪種情況，在進(jìn)行 I/O 信號分配時，都必須牢記以下共同的步驟：1）用表格列出所有需要分配的 I/O 信號，并按照他們的重要性依次進(jìn)行排列，比如電壓、端接方法、I/O 標(biāo)準(zhǔn)、相關(guān)時鐘等；2）檢查校驗?zāi)K之間的兼容性；3）利用以上的表格和兼容準(zhǔn)則，先把受限制最大的信號分配到引腳上，最后分配那些受限最小的信號。因為受限制大

4、的信號往往只能分配到特定的引腳上；4）將剩余的信號分配到較為合適的地方。https:/雖然靜態(tài)電流所帶來的功耗和動態(tài)功耗相比可以忽略不計，但對一些供電設(shè)備卻十分重要。引發(fā)靜態(tài)電流因素眾多，比如沒有完全接通或關(guān)斷的 I/O 端口、三態(tài)電的驅(qū)動器的下拉或上拉電阻，除此之外，保持編程信息也會需要一定靜態(tài)功率。2 FPGA 應(yīng)用技術(shù)的設(shè)計原則從上文中對 FPGA 內(nèi)部的硬件結(jié)構(gòu)分析可看出，F(xiàn)PGA 器件的時序邏輯非常豐富，不同于其他的可編程器件。因而對于 FPGA 來說，應(yīng)該有一整套能夠有效利用其內(nèi)部豐富的時序邏輯功能的技術(shù)，而不同于其他一般的可編程器件的設(shè)計技術(shù)。由于其獨特的優(yōu)越性，F(xiàn)PGA 被越來

5、越多的設(shè)計人員所使用，其設(shè)計技術(shù)被許多的設(shè)計者所掌握。在 FPGA 的實際應(yīng)用中，使用最合理的設(shè)計方法，能很大程度的改善 FPGA 在應(yīng)用中出現(xiàn)的漏洞和問題，進(jìn)而全面提高設(shè)計性能。2.1 使用層次化的設(shè)計技術(shù)使用層次化的設(shè)計的系統(tǒng)一般分成若干頂層模塊，而每一個頂層的模塊下又有若干個小模塊，并以此類推。層次化的設(shè)計模塊，可以是描述原理圖的結(jié)構(gòu)圖，也可以是經(jīng)過邏輯語言所描述、表現(xiàn)的實體。使用層次化的設(shè)計對于系統(tǒng)的模塊劃分非常的重要，模塊劃分的不合理，將會導(dǎo)致整個系統(tǒng)的設(shè)計不合理，從而使系統(tǒng)的性能下降，這樣層次化的系統(tǒng)甚至要比沒有經(jīng)過層次化設(shè)計的系統(tǒng)效果更差。使用層次化設(shè)計的主要優(yōu)點有以下兩個方面：

6、增強設(shè)計可讀性，增加設(shè)計重復(fù)使用的可能性。2.2 使用同步系統(tǒng)設(shè)計技術(shù)所有時序電路具有同一個性質(zhì) 如果要使所設(shè)計的電路正常工作，必須嚴(yán)格的執(zhí)行事先定義好的邏輯順序。如果不按照此順序執(zhí)行，將會把錯誤數(shù)據(jù)寫進(jìn)存儲單元，從而導(dǎo)致錯誤的操作。同步系統(tǒng)的設(shè)計方法，也就是使用全分布周期性的同步信號使系統(tǒng)中所有的存儲單元進(jìn)行同時更新，這是執(zhí)行這一時序有效進(jìn)行的普遍的設(shè)計方法。電路的設(shè)計功能是通過產(chǎn)生時鐘信號并按照時序嚴(yán)格執(zhí)行來實現(xiàn)的。對于靜態(tài)的同步設(shè)計，必須滿足下面的兩個條件：1.每一個邊緣敏感的部件其時鐘的輸入應(yīng)該是一次輸入時鐘的某一個函數(shù)；并仍和一次時鐘輸入的時鐘信號。2.所有的存儲單元都應(yīng)該是具有邊緣

7、敏感特性，在該系統(tǒng)中不存在電平敏感的存儲單元。我們對于 FPGA 器件的同步設(shè)計的理解就是全部狀態(tài)的改變都是由主時鐘https:/所觸發(fā)，同一個系統(tǒng)不同的功能模塊可以是部分異步的，但是模塊與模塊之間必須是同步的。正如 CPU 的設(shè)計一樣，所有的電路都和系統(tǒng)的主時鐘是同步的。相比于異步設(shè)計，同步設(shè)計具有很多的優(yōu)點，但進(jìn)行同步設(shè)計時仍然需要考慮很多方面的因素。例如，在選取時鐘時，需要考慮以下幾點：首先，由于大部分的器件都是由時鐘的上跳沿觸發(fā)，這要求時鐘信號的延差要很??；其次，時鐘信號的頻率通常很高；第三，時鐘信號一般是負(fù)載較重的信號，因此合理地進(jìn)行負(fù)載分配是很重要的。除此之外，在進(jìn)行 FPGA 器件的應(yīng)用時，還要考慮模塊的復(fù)位電路、時序同步電路等實際問題。參考文獻(xiàn)2 夏陛龍，陳津平，胡春光. 基于 FPGA 的實時數(shù)據(jù)采集系統(tǒng)設(shè)計期刊論文. 計算機工程，2013（11）.3 鄭爭兵. 雙時鐘 FIFO 在多通道高速傳輸系統(tǒng)中的應(yīng)用期刊論文. 核電子學(xué)與探測技術(shù)，2013（5）.5 鄭文榮，孫朝江，劉少偉. 復(fù)雜系統(tǒng)的多 FPGA 可重構(gòu)設(shè)計與實現(xiàn)期刊論文. 電子測量技術(shù)，2012（9）.6 胡圣領(lǐng). 基于 FPGA 的多項式運算器設(shè)計期刊論文. 現(xiàn)代電子技術(shù)，2012（1）.7 孫立波，雷加. 基于 SRAM 型 FPGA 測試技術(shù)的研究期刊