2016年北郵數(shù)電試驗(yàn)報(bào)告

1、數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)報(bào)告學(xué)院：電子工程學(xué)院班級(jí)：姓名：學(xué)號(hào)：班內(nèi)序號(hào)：* *目錄(一)實(shí)驗(yàn)名稱(chēng)及實(shí)驗(yàn)任務(wù)要求1(二)模塊端口說(shuō)明及連接圖21.1 實(shí)驗(yàn)三模塊端口說(shuō)明 21.2 實(shí)驗(yàn)三(3)連接圖 22.1 實(shí)驗(yàn)四模塊端口說(shuō)明 22.2 實(shí)驗(yàn)四連接圖 2三)原理圖或VHDL代碼31. 實(shí)驗(yàn)一(2)原理圖 32. 實(shí)驗(yàn)三(3)VHDL 代碼 43. 實(shí)驗(yàn)四 VHDL 代碼 7四)仿真波形101. 實(shí)驗(yàn)一(2)仿真波形 102. 實(shí)驗(yàn)三(3)仿真波形 113 .實(shí)驗(yàn)四仿真波形 11五)仿真波形分析111 .實(shí)驗(yàn)一(2)仿真波形分析 11實(shí)驗(yàn)三(3)仿真波形分析 11實(shí)驗(yàn)四仿真波形分析 11六)故障

2、及問(wèn)題分析12* *七)總結(jié)和結(jié)論13一）實(shí)驗(yàn)名稱(chēng)及實(shí)驗(yàn)任務(wù)要求 實(shí)驗(yàn)一名稱(chēng)：QuartusII 原理圖輸入法設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)任務(wù)要求：EDA 基礎(chǔ)實(shí)驗(yàn) 1（1）、（2）、（3）必做，選做 VHDL實(shí)現(xiàn)加法器。實(shí)驗(yàn)二名稱(chēng)：用 VHDL 設(shè)計(jì)與實(shí)現(xiàn)組合邏輯電路實(shí)驗(yàn)任務(wù)要求： 四人表決器、 8421 碼轉(zhuǎn)格雷碼、數(shù)碼管譯碼器（下載測(cè)試）。實(shí)驗(yàn)三名稱(chēng)： 用 VHDL 設(shè)計(jì)與實(shí)現(xiàn)時(shí)序邏輯電路實(shí)驗(yàn)任務(wù)要求：分頻器、 8421 十進(jìn)制計(jì)數(shù)器、將分頻器 /8421 十進(jìn)制計(jì)數(shù)器/數(shù)碼管譯碼器 3 個(gè)電路進(jìn)行連接并下載實(shí)驗(yàn)四名稱(chēng)： 用 VHDL 設(shè)計(jì)與實(shí)現(xiàn)相關(guān)電路實(shí)驗(yàn)任務(wù)要求： 數(shù)碼管動(dòng)態(tài)掃描控制器、點(diǎn)陣掃描控

3、制器。* *(二)模塊端口說(shuō)明及連接圖1.1 實(shí)驗(yàn)三模塊端口說(shuō)明cp :時(shí)鐘信號(hào)輸入；rst: 8421 十進(jìn)制計(jì)數(shù)器異步置位;c60:七段二極管數(shù)碼管顯示；cat7.O:數(shù)碼管顯示。1.2 實(shí)驗(yàn)三(3)連接圖2.1 實(shí)驗(yàn)四模塊端口說(shuō)明cp :時(shí)鐘信號(hào)輸入；rst: 8421 計(jì)數(shù)器異步復(fù)位；lgt6.0:七段二極管數(shù)碼管顯示;cat7.0:數(shù)碼管顯示。2.2 實(shí)驗(yàn)四連接圖Hv：uucocntJ1VirnBQiu2=1rstjSLKlIW 117* *(三)原理圖或VHDL代碼-Numbered_d87ddd0f-165a-4f38-ad87-7e421d41a6a6-Num 實(shí)驗(yàn)一 (2)原

4、理圖半加器：-Numbered_d87ddd0f-165a-4f38-ad87-7e421d41a6a6-Num實(shí)驗(yàn)三（3）VHDL 代碼/分頻器部分library ieee;* *use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;use ieee.std_logic_arith.all;entity div_12 is port(* *cp: in std_logic;clk1: out std_logic);end div_12;architecture a of div_12 issignal tmp: inte

5、ger range 0 to 11;beginprocess (cp)beginif (cpevent and cp=1) thenif tmp=11 then tmp=0; else tmp=tmp+1;end if;if tmp=5 then clk1=0;else clk1=1;end if;end if;end process;end a;* */8421 十進(jìn)制加法器部分library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity

6、 jisuqi8421 isport(clk2,rst: in std_logic;q : out std_logic_vector(3 downto 0);end jisuqi8421;architecture a of jisuqi8421 issignal q_temp:std_logic_vector (3 downto 0);beginprocess(clk2,rst)beginif (rst=1) thenq_temp=1001 then q_temp=0000; elseq_temp=q_temp+1;end if;end if;end process;q b b b b b b

7、 b b b b b =0000000;END CASE;END PROCESS;catcp,clk1=x);u2:jisuqi8421 port map(clk2=x,rst=rst,q=y);u3:yimaguan port map(a=y,b=c,cat=cat);end r;-Numbered_d87ddd0f-165a-4f38-ad87-7e421d41a6a6-Num實(shí)驗(yàn)四 VHDL 代碼/ 分頻器分頻部分library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;* *use ieee.std

8、_logic_arith.all;entity div isport(cp: in std_logic;clk1: out std_logic);end div;architecture a of div issignal tmp: integer range 0 to 49;beginprocess (cp)beginif (cpevent and cp=1) thenif tmp=49 then tmp=0;else tmp=tmp+1;end if;if tmp=25 then clk1=0;else clk1=1;* *end if;end if;end process;end a;/

9、 計(jì)數(shù)器計(jì)數(shù)部分library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity count isport(clk,rst: in std_logic;q : out std_logic_vector(3 downto 0);end count;architecture a of count issignal temp:std_logic_vector (3 downto 0);begin* *process(clk,rst)beginif (

10、rst=1) thentemp=0101 then temp=0000;elsetemp=temp+1;end if;end if; end process; qledledledledledledled=0000000; endcase;end process;end;/ 合成數(shù)碼管顯示library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity show isportcat=11111110;-0cat=11111101;-1cat=1

11、1111011;-2cat=11110111;-3cat=11101111;-4cat=11011111;-5catcp,clk1=x);u1:count port map(clk=x,rst=rst,q=y); u2:yimaqi portmap(a=y,cat=cat,led=lgt); end rtl;* *(四)仿真波形攙 攀 愀戀昀昀攙攙攀戀實(shí)驗(yàn)一 (2)仿真波形攙 攀 愀戀昀昀攙攙攀戀實(shí)驗(yàn)三(3)仿真波形攙 攀 愀戀昀昀攙攙攀戀實(shí)驗(yàn)四仿真波形FTWhlir bILI 即 M 車(chē) UK彈*愛(ài) I e 酬 禮 F 常 W電匸* 百榊甲 13 0KH盯*昭 阿$杠r畀料旺旳乩*馳 絢任帕

12、朗CH.巴pTl廠JlI4flEQUIEMj- rH I|rmmL門(mén)1.丫 b 予 口 丫11：艾 r :工:qpi.:iLi& 1 延 11：1|1 工M iqi:!. fltHiijn：* *(五)仿真波形分析1.實(shí)驗(yàn)一 (2)仿真波形分析a,b,ci 均為輸入信號(hào)，s,co 為輸出信號(hào)其邏輯功能為：s=a xor b xor cico=( ( a xor b ) and ci ) or (a and b )2.實(shí)驗(yàn)三 (3) 仿真波形分析rst,cp 均為輸入信號(hào)， c,cat 為輸出信號(hào)。當(dāng) rst 為 1 時(shí)，輸出信號(hào) c 置零；當(dāng) rst 為 0 時(shí)，信號(hào) c 以八為周期，

13、周期性輸出，從該波形看出下載后顯示的結(jié)果應(yīng)為第四個(gè)數(shù)碼管連續(xù)性顯示輸出 08 。3. 實(shí)驗(yàn)四仿真波形分析rst,cp 均為輸入信號(hào)， lgt,cat 為輸出信號(hào)。當(dāng) rst 為 1 時(shí)，輸出信號(hào) lgt 置零；當(dāng) rst 為 0 時(shí)，信號(hào) lgt 以六為周期， 周期性輸出， 從該波形可以 看出，下載后現(xiàn)實(shí)的結(jié)果應(yīng)為 cat0cat5 六個(gè)數(shù)碼管分別顯 示* *輸出 0、1、2、3、4、5。（六）故障及問(wèn)題分析1.電路連接問(wèn)題：如：為連接錯(cuò)誤；2管腳名問(wèn)題：2.1 原理圖連接的時(shí)候如果沒(méi)有將管腳名修改的話(huà)， 也可能報(bào)錯(cuò), 不過(guò)個(gè)人沒(méi)有遇到過(guò)；2.2 如果不慎將兩個(gè)管腳的名稱(chēng)寫(xiě)成了一樣的，則會(huì)有報(bào)

14、錯(cuò)Error:Illegal name 管腳名-pin name already exists3存儲(chǔ)問(wèn)題：3.1 老師說(shuō)工程得全英文路徑，可是個(gè)人試了一下發(fā)現(xiàn)存儲(chǔ)工程 的文件夾名稱(chēng)為中文的運(yùn)行也能成功，可能是有某些案例顯 示中文路徑會(huì)報(bào)錯(cuò)吧；3.2 編寫(xiě)的 VHDL 代碼或原理圖文件都應(yīng)該存儲(chǔ)到與工程的同路徑下，否則將報(bào)錯(cuò) Error: Top-level design entity 工程 名isun defi ned ；3.3 需要引用到新建的工程或元件時(shí)該工程應(yīng)與新建的工程或元件存儲(chǔ)到同一路徑下，否則報(bào)錯(cuò)Error: Node in sta nee 某管腳* *instantiatesun

15、definedentity 新建工程名稱(chēng),或者顯示unknown3.4 如果存儲(chǔ)的工程名稱(chēng)與 VHDL 代碼中的工程名稱(chēng)不一致則會(huì) 報(bào)錯(cuò)Error: Top-level design entity 工程名 is undefined4. VHDL 代碼問(wèn)題：4.1 在 port 的“ )”前多加了個(gè)“ ,”，如 Error (10500): VHDLsyntax* *error at count.vhd(12) near text ); expecting an identifier, orconstant, or file, or signal, or variable；4.2 賦值語(yǔ)句沒(méi)寫(xiě)“

16、 ”，如 Error (10500): VHDL syntax error atdiv_12.vhd(22) near text =;expecting (, or , or .4.3 類(lèi)型使用錯(cuò)誤，如 Error (10517): VHDL type mismatch error atdiv_12.vhd(24): std_logic_vector type does not match integerliteral ；4.4 元件與元件之間的連接缺少 signal ，如 Error (10482): VHDL errorat show.vhd(50): object clk is used but not declared5.下載5.1 管腳的 adress 沒(méi)有填對(duì)， 比如數(shù)碼管的 af 七段二極管應(yīng)分 別對(duì)應(yīng) AAAF ，而經(jīng)常會(huì)犯錯(cuò)將其分別對(duì)應(yīng) AFAA ，這樣數(shù) 碼管也將會(huì)顯示錯(cuò)誤；5.2 填完管腳后沒(méi)有從新編譯，則下載完成后得不到所需結(jié)果總結(jié)和結(jié)論通過(guò)這幾周的數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)，個(gè)人受益匪淺。首先是養(yǎng)成了一個(gè)實(shí)