基于FPGA信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)

1、 本科畢業(yè)論文(設(shè)計(jì)題目基于FPGA信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)院(系電子工程與電氣自動(dòng)化學(xué)院專業(yè)電子科學(xué)與技術(shù)學(xué)生姓名何厥亞學(xué)號(hào)09026009指導(dǎo)教師常紅霞職稱實(shí)驗(yàn)師論文字?jǐn)?shù)6018完成日期:2013年5月30日巢湖學(xué)院本科畢業(yè)論文(設(shè)計(jì)誠(chéng)信承諾書本人鄭重聲明:所呈交的本科畢業(yè)論文(設(shè)計(jì),是本人在導(dǎo)師的指導(dǎo)下,獨(dú)立進(jìn)行研究工作所取得的成果。除文中已經(jīng)注明引用的內(nèi)容外,本論文不含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫過的作品成果。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體,均已在文中以明確方式標(biāo)明。本人完全意識(shí)到本聲明的法律結(jié)果由本人承擔(dān)。本人簽名:日期:巢湖學(xué)院本科畢業(yè)論文(設(shè)計(jì)使用授權(quán)說明本人完全了解巢湖

2、學(xué)院有關(guān)收集、保留和使用畢業(yè)論文(設(shè)計(jì)的規(guī)定,即:本科生在校期間進(jìn)行畢業(yè)論文(設(shè)計(jì)工作的知識(shí)產(chǎn)權(quán)單位屬巢湖學(xué)院。學(xué)校根據(jù)需要,有權(quán)保留并向國(guó)家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版,允許畢業(yè)論文(設(shè)計(jì)被查閱和借閱;學(xué)?？梢詫厴I(yè)論文(設(shè)計(jì)的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫(kù)進(jìn)行檢索,可以采用影印、縮印或掃描等復(fù)制手段保存、匯編畢業(yè),并且本人電子文檔和紙質(zhì)論文的內(nèi)容相一致。保密的畢業(yè)論文(設(shè)計(jì)在解密后遵守此規(guī)定。本人簽名:日期:導(dǎo)師簽名:日期:基于FPGA信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)摘要直接數(shù)字頻率合成技術(shù)是從相位直接合成所需波形的一種新的頻率合成技術(shù)。本設(shè)計(jì)提出了基于FPGA的DDS的設(shè)計(jì)方案,并使用MA

3、XPLUS軟件在ACEX1K系列器件上進(jìn)行了實(shí)現(xiàn)。主體設(shè)計(jì)包括去抖模塊、頻率控制模塊、相位累加模塊、ROM模塊、波形選擇模塊,最后在本方案的基礎(chǔ)上提出了提高波形精度的方法。本設(shè)計(jì)通過按鍵來控制頻率,在相位累加模塊實(shí)現(xiàn)累加,當(dāng)累加溢出時(shí),完成一個(gè)周期,按照地址值輸出相應(yīng)幅值。本設(shè)計(jì)給出了各個(gè)模塊以及總體的仿真結(jié)果,經(jīng)過驗(yàn)證已經(jīng)達(dá)到本設(shè)計(jì)預(yù)期的性能指標(biāo)。關(guān)鍵詞:直接數(shù)字頻率合成器;可編程門陣列;VHDLThe design and Realization of signal generator based onFPGAAbstractDirect digital frequency synthes

4、is technology is a new frequency synthesis technology.It was produced based on phase directly.This paper proposes a design proposal of DDS that based on FPGA,and was implemented in ACEX1K series device using MAXPLUS II.Main body of design includes cancel jump module,frequency control module,phase ac

5、cumulate module,ROM module,waveform choose module. This paper finally proposes methods to improve the precision of waveform on the base of this scheme.The frequency was controlled through the button.Phase accumulate module is used for accumulate.When accumulate overflows,it completes a cycle.Accordi

6、ng to address, it outputs corresponding amplitudes.Finally,the simulation of every module was gave, and the performance index is available through this design.Key Words:DDS,FPGA,VHDL目錄摘要.I Abstract.II 1.緒論 (11.1引言 (11.2課題研究背景 (11.3國(guó)內(nèi)外研究狀況 (21.4本設(shè)計(jì)的主要思路 (22.DDS設(shè)計(jì)原理 (32.1DDS實(shí)現(xiàn)的基本原理 (32.2DDS信號(hào)發(fā)生器的實(shí)現(xiàn)方式

7、(33.DDS信號(hào)發(fā)生器具體實(shí)現(xiàn)過程 (53.1去抖模塊 (53.2頻率控制模塊 (63.3相位累加模塊 (63.4ROM模塊 (83.5選擇波形模塊 (9參考文獻(xiàn) (12致謝 (13巢湖學(xué)院2013屆本科畢業(yè)論文(設(shè)計(jì)1.緒論1.1引言頻率合成器在現(xiàn)代電子設(shè)備以及系統(tǒng)功能中扮演著不可或缺的角色。20世紀(jì)末,科技發(fā)展的同時(shí),頻率合成技術(shù)也發(fā)展的有聲有色,直接數(shù)字頻率合成(DDS技術(shù)也是當(dāng)時(shí)新發(fā)明的一種擁有較高分辨率、相互切換迅速、連續(xù)相位等優(yōu)點(diǎn)一種頻率合成技術(shù)。也正因?yàn)镈DS具有以上等優(yōu)點(diǎn),使得它在信息通訊,國(guó)防等領(lǐng)域得到非常廣泛的使用。1.2課題研究背景頻率合成技術(shù)最早起源于二十世紀(jì)三十年代

8、,直到今天已經(jīng)有七十年的歷史了。頻率合成器在電子系統(tǒng)領(lǐng)域中扮演著不可或缺的角色,電子系統(tǒng)的性能優(yōu)劣主要由它來決定的,隨著現(xiàn)代科技、無線通信事業(yè)等等的飛速發(fā)展,對(duì)于頻率合成器的要求也是越來越高。正因?yàn)轭l率合成器如此重要,各個(gè)國(guó)家也是一直不斷的在研究它,頻率合成器的特點(diǎn)也越來越多樣化和得到完善。DDS具有以下幾個(gè)優(yōu)點(diǎn):(1頻率分辨率較高,輸出頻點(diǎn)較多,可達(dá)2的n次方個(gè)頻點(diǎn)(n為DDS相位累加器的字長(zhǎng);(2頻率切換速度很快,可以達(dá)到岸s 量級(jí);(3在頻率切換的同時(shí)相位連續(xù);(4可以輸出正交信號(hào);(5輸出噪聲小,很好的改善了頻率源的相位噪聲;(6能夠產(chǎn)生幾乎所有波形;(7全數(shù)字化實(shí)現(xiàn),以便于集成,體積

9、小,重量輕。由于DDS具有以上諸多優(yōu)點(diǎn)使得它在短短幾十年內(nèi)被各個(gè)領(lǐng)域廣泛的應(yīng)用。由此可知,對(duì)課題的深入研究設(shè)計(jì)對(duì)電子信息專業(yè)的學(xué)基于FPGA信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)生來說很有必要。1.3國(guó)內(nèi)外研究狀況在我國(guó),數(shù)字信號(hào)發(fā)生器的發(fā)展還是比較快的,并且廣泛應(yīng)用于通信、雷達(dá)、無線電導(dǎo)航、影視音響等等電測(cè)儀器領(lǐng)域。比如南京新聯(lián)電子的EE1642B1輸出頻率為0.1150MHz,上海愛儀的AS1051S頻率輸出范圍0.1150MHz,它們都具有信號(hào)失真小,輸出穩(wěn)幅等特點(diǎn)。在國(guó)內(nèi),還是有很多廠家生產(chǎn)信號(hào)發(fā)生器的,但是與外國(guó)的一些產(chǎn)品對(duì)比來說,信號(hào)發(fā)生器的分辨率,切換速度,相位噪聲等等這些方面還是有比較大的差距

10、。外國(guó)數(shù)字信號(hào)發(fā)生器的研究已經(jīng)比較成熟了,諸多著名的電子公司己經(jīng)研制出品質(zhì)優(yōu)良的數(shù)字信號(hào)發(fā)生器,如ADI公司是美國(guó)的一家大型器件公司,它是業(yè)界非常先進(jìn)的DDS解決方案的開發(fā)商,其DDSIC采用數(shù)字技術(shù)合成多種跳頻應(yīng)用所需要的模擬波形在各個(gè)領(lǐng)域應(yīng)用都是非常的廣,如雷達(dá)、國(guó)防、測(cè)試設(shè)備、移動(dòng)通信、電子通信系統(tǒng)。1.4本設(shè)計(jì)的主要思路本設(shè)計(jì)主要完成FPGA信號(hào)發(fā)生器的設(shè)計(jì)以及實(shí)現(xiàn)問題。整體思路如下:(1介紹DDS實(shí)現(xiàn)原理(2根據(jù)設(shè)計(jì)要求設(shè)計(jì)單元電路功能模塊(3在MAXPLUS軟件里完成本設(shè)計(jì)(4對(duì)各個(gè)模塊以及總體進(jìn)行仿真 巢湖學(xué)院2013屆本科畢業(yè)論文(設(shè)計(jì)2.DDS設(shè)計(jì)原理2.1DDS實(shí)現(xiàn)的基本原

11、理DDS技術(shù)的原理框圖如下圖2-1,起共組原理是根據(jù)時(shí)鐘脈沖fc,頻率控制字M利用N位相位累加器進(jìn)行循環(huán)累加,波形表存儲(chǔ)器用來接收相加后的結(jié)果,這是通過相位儲(chǔ)存器這個(gè)橋梁來實(shí)現(xiàn)的,緊接著波形表存儲(chǔ)器根據(jù)這個(gè)地址值輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)過D/A轉(zhuǎn)換以及濾波將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形輸出。圖2-1DDS原理框圖2.2DDS信號(hào)發(fā)生器的實(shí)現(xiàn)方式采用DDS直接數(shù)字頻率合成器來設(shè)計(jì)總體框圖如圖2-2所示。DDS器件采用的高速數(shù)字電路以及高速D/A轉(zhuǎn)換技術(shù),具有頻率穩(wěn)定度較高、頻率分辨率較高、頻率轉(zhuǎn)換時(shí)間較短、輸出信號(hào)頻率和相位可快速程控切換等等優(yōu)點(diǎn),因此我們可以利用DDS具有優(yōu)良的相位控制和幅

12、度控制等功能,除此之外其數(shù)據(jù)采樣功能也是非常精確和完善的,它可以產(chǎn)生比較精確的任何有規(guī)則波形信號(hào),可實(shí)現(xiàn)對(duì)于信號(hào)進(jìn)行全數(shù)字式調(diào)制。頻率控制字信號(hào)輸出時(shí)鐘圖2-2DDS直接數(shù)字頻率合成器總體框圖相位累加器ROM低通濾波器D/A轉(zhuǎn)換基于FPGA信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)相位累加器由N位加法器與N位累加寄存器級(jí)聯(lián)組成。每來一個(gè)時(shí)鐘脈沖fs,加法器將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)進(jìn)行相加,接著把相加后的結(jié)果送到累加寄存器的數(shù)據(jù)輸出端。累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用,緊接著產(chǎn)生的相位數(shù)據(jù)反饋到了加法器的輸入端中,以便于使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)和頻率控制字相加。這樣相位累加器通

13、過時(shí)鐘作用,可以不停地對(duì)頻率控制字進(jìn)行線性相位累加。經(jīng)過上面過程可以看出,相位累加器在每一個(gè)時(shí)鐘脈沖輸入的時(shí)候,都將頻率控制字累加一次,合成信號(hào)的相位就代替了相位累加器輸出的數(shù)據(jù),因此DDS輸出的信號(hào)頻率就等同于相位累加器的益處頻率。用相位累加器輸出的數(shù)據(jù)當(dāng)作波形存儲(chǔ)器(ROM的相位取樣地址,這樣也就把存儲(chǔ)在波形存儲(chǔ)器里的波形抽樣值(2進(jìn)制編碼經(jīng)過查表查出完成相位道幅值進(jìn)行轉(zhuǎn)換。波形存儲(chǔ)器的輸出送到D/A轉(zhuǎn)換,所需要合成頻率的模擬信號(hào)是由數(shù)字量形式的波形幅值轉(zhuǎn)換而來,這一過程依舊用D/A來實(shí)現(xiàn)。不需要的取樣分量通過低通濾波器來濾除,以便于輸出頻譜比較純凈的正弦波信號(hào)。3.DDS信號(hào)發(fā)生器具體實(shí)

14、現(xiàn)過程經(jīng)過對(duì)DDS信號(hào)發(fā)生器基本原理的分析,DDS信號(hào)發(fā)生器的基本原理是以數(shù)控振蕩器的方式,產(chǎn)生頻率、相位可控制的正弦波。電路是由頻率控制模塊、相位累加模塊、ROM模塊以及波形選擇模塊構(gòu)成。3.1去抖模塊去抖模塊的作用是按鍵去抖動(dòng),利用2個(gè)D觸發(fā)器和一些邏輯器件,實(shí)現(xiàn)去除機(jī)械開關(guān)抖動(dòng)的目的,并為FIN模塊輸入一個(gè)脈沖信號(hào)。機(jī)械開關(guān)(如按鍵、撥動(dòng)開關(guān)、繼電器等等常常被用作數(shù)字系統(tǒng)的邏輯電平輸入裝置,在機(jī)械開關(guān)接通或斷開瞬間,觸點(diǎn)由于機(jī)械的彈性震顫,會(huì)出現(xiàn)“抖動(dòng)”現(xiàn)象,即電路在短時(shí)間內(nèi)多次接通和斷開,使邏輯電平多次在0和1之間跳變,導(dǎo)致錯(cuò)誤的邏輯輸入。在設(shè)計(jì)數(shù)字系統(tǒng)時(shí),通常需要采用硬件方法或軟件方

15、法來克服其不良影響。去抖動(dòng)電路特別適用于需要對(duì)機(jī)械開關(guān)狀態(tài)進(jìn)行計(jì)數(shù)的場(chǎng)合,它可以消除開關(guān)觸點(diǎn)抖動(dòng)造成的誤計(jì)數(shù)。 圖3-1Qudou模塊圖 圖3-2Qudou模塊仿真圖3.2頻率控制模塊FIN模塊的輸入為QUDOU模塊輸出的脈沖信號(hào),輸出dout為3位二進(jìn)制,從“000”到“111”,總計(jì)8種,實(shí)現(xiàn)8種頻率變換,每按一次,就實(shí)現(xiàn)一次變換,當(dāng)“111”后再按一次,就溢出,重新返回“000”,也就完成一個(gè)周期。DDS輸出信號(hào)的頻率和基準(zhǔn)時(shí)鐘的頻率的關(guān)系為: 其中為基準(zhǔn)時(shí)鐘頻率,為波形存儲(chǔ)器的字?jǐn)?shù),N為相位累加器的字?jǐn)?shù), K為頻率控制字。假定基準(zhǔn)時(shí)鐘為131KHz,累加器為8位,K=2,則=1024H

16、z?？梢娡ㄟ^設(shè)定相位累加器位數(shù)、頻率控制字和基準(zhǔn)時(shí)鐘的值,這樣就可以產(chǎn)生任一頻率的輸出。在本設(shè)計(jì)中,由于N=8,K為0到7,所以可以由基準(zhǔn)時(shí)鐘頻率計(jì)算出輸出頻率。 圖3-3Fin模塊仿真圖3.3相位累加模塊最關(guān)鍵的設(shè)計(jì)是PHLOGIC單元,它是控制從哪個(gè)存儲(chǔ)器中取數(shù)據(jù)以及取數(shù)據(jù)的步進(jìn)是多少的控制單元。在PHLOGIC單元中,輸入k2.0為控制從哪個(gè)存儲(chǔ)器中取數(shù)據(jù),當(dāng)KD1-KD3為001、010、100時(shí)DDS分別輸出矩形波,三角波,正弦波。Fin2.0的輸入即上個(gè)頻率控制模塊FIN的輸出Led1.3,gck為取樣值的頻率,sin,rec,tra分別為輸向三個(gè)存儲(chǔ)器的地址值。Vhdl默認(rèn)各個(gè)存

17、儲(chǔ)器的初始地址均為“00000000”,于是當(dāng)相應(yīng)的時(shí)鐘的上升沿到來時(shí),就實(shí)現(xiàn)與頻率段調(diào)節(jié)fin的累加,當(dāng)累加完成溢出時(shí),就完成了一個(gè)完整的周期。下面是該單元的源程序:library ieee;-phase logic control;entity phlogic isport(k,fin:in std_logic_vector(2downto0;k為波形選擇,fin頻率段調(diào)節(jié)gck:in std_logic;取樣值的頻率sin,rec,tra:out std_logic_vector(7downto0;分別輸向三個(gè)存儲(chǔ)器的地址值end phlogic;architecture a of ph

18、logic issignal q1,q2,q3:std_logic_vector(7downto0;signal s:std_logic_vector(2downto0;signal clk0,clk1,clk2:std_logic;beginclk0=gck and k(0;clk1=gck and k(1;clk2=gck and k(2;s=fin;process(clk0取正弦波樣值beginif clk0event and clk0=1thenq1=q1+s;end if;end process;process(clk1取方波的樣值beginif clk1event and clk1

19、=1thenq2=q2+s;end if;end process;process(clk2取三角波的樣值beginif clk2event and clk2=1thenq3=q3+s;end if;end process;sin=q1;rec=q2;tra=q3;end a;由上面程序可知,控制從哪個(gè)存儲(chǔ)器中取數(shù)據(jù)樣值是通過用K輸入來分別選擇每個(gè)存儲(chǔ)器的取值頻率實(shí)現(xiàn),而取值步進(jìn)是由fin來決定,fin越大則取值的步進(jìn)越大,輸出合成的頻率也就越高。當(dāng)然它是與取值頻率gck是由關(guān)系的,gck越大輸出的頻率段值也相應(yīng)增大,在本設(shè)計(jì)中g(shù)ck是可以任意改變的(不能接100M,因?yàn)镈/A轉(zhuǎn)換速度有限。3.

20、4ROM模塊基于LUT查找表的方法這種類型的直接數(shù)字頻率合成器,在ROM中存儲(chǔ)完整的或部分的正弦信號(hào),相位累加器的輸出作為讀取ROM的地址信號(hào)。DDS查詢表ROM所存儲(chǔ)的數(shù)據(jù)是每一個(gè)相位所對(duì)應(yīng)的二進(jìn)制豎子正弦幅值,L取很大,這是為了得到高的分辨率,這么高的位數(shù),那么ROM必須要求很高的容量,在一塊兒芯片上集成這么大的ROM會(huì)使成本大大的提高,不但功耗增大而且可靠性下降,輸出也精度受到D/A位數(shù)的限制,未有很大改善,所以提出了很多壓縮ROM容量的方法,由于正弦函數(shù)具有對(duì)稱性,進(jìn)過上面的實(shí)驗(yàn),本模塊壓縮算法決定用不同的對(duì)稱性來實(shí)現(xiàn)。本設(shè)計(jì)查表轉(zhuǎn)換用正弦ROM查找表來完成的,相位累加器的輸出是它的輸

21、入,也就是ROM的地址值,接著輸出到D/A,最后轉(zhuǎn)化成模擬信號(hào)輸出出來。在ROM模塊中的“.mif”文件是ROM中的采樣點(diǎn)數(shù)據(jù)文件,可以用程序語言生成,比如用C語言。用VHDL設(shè)計(jì)8位ROM,其模塊如圖3-4所示 圖3-48位Rom模塊圖3.5選擇波形模塊 圖3-5選擇波形模塊圖選擇波形模塊的輸入ad23.0為rom模塊的三個(gè)輸出,輸入k2.0為控制從哪個(gè)存儲(chǔ)器中取數(shù)據(jù),當(dāng)KD1-KD3為001、010、100時(shí)dds分別輸出矩形波,三角波,正弦波。輸出d7.0為從ROM中選擇輸出的幅值。library ieee;entity sel isport(q:in std_logic_vector(23downto0;se:in std_logic_vector(2downto0;基于 FPGA 信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn) d:out std_logic_vector(7 downto 0; end ; architecture a of sel is begin