基于EDA的數(shù)字頻率計的設(shè)計畢業(yè)論文

1、廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計(論文)廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計（論文） 題目：基于EDA的數(shù)字頻率計的設(shè)計學(xué)生姓名： 盧孟浩 學(xué) 號： 1124110 指導(dǎo)教師： 楊 華 專 業(yè)： 電子儀器儀表與維修 年 級： 2011級 2014年 5 月 18日廊坊燕京職業(yè)技術(shù)學(xué)院畢業(yè)論文（設(shè)計）目 錄摘 要2引 言41 頻率計的設(shè)計原理51.1頻率計測量頻率的設(shè)計原理51.2 頻率計測量周期的原理61.2.1頻率計測量周期的原理61.2.2頻率計測量周期的原理圖62 頻率計測量頻率的層次化設(shè)計方案72.1 4位十進(jìn)制計數(shù)器模塊72.1.1十進(jìn)制計數(shù)器元件的設(shè)計72.1.2 4位十進(jìn)制計數(shù)器的頂層設(shè)計9

2、2.2控制模塊設(shè)計112.2.1閘門信號的設(shè)計112.2.2 D觸發(fā)器的設(shè)計152.2.3控制信號發(fā)生器模塊172.3分頻模塊的設(shè)計192.3.1四選一數(shù)據(jù)選擇器192.3.2分頻電路的設(shè)計212.4 譯碼模塊222.4.1 寄存器設(shè)計232.4.2 動態(tài)掃描電路242.4.3 七段數(shù)碼管驅(qū)動電路的VHDL設(shè)計262.4.4譯碼電路的設(shè)計282.5量程自動切換模塊293 頻率計測量頻率的頂層設(shè)計和仿真324 頻率計測量周期的層次化設(shè)計方案344.1計數(shù)模塊344.2譯碼模塊344.3分頻模塊354.4控制模塊384.5量程切換模塊405 頻率計測量周期頂層電路原理圖設(shè)計436 下載測試446.

3、1編譯446.2管腳配置446.3編程下載和測試456.3.1 編程下載456.3.2 測試45結(jié) 束 語46致 謝47參考文獻(xiàn)：48基于EDA的數(shù)字頻率計的設(shè)計摘 要數(shù)字頻率計是直接用十進(jìn)制數(shù)字來顯示被測信號頻率的一種測量裝置。它不僅可以測量正弦波、方波、三角波、尖脈沖信號和其他具有周期特性的信號的頻率，而且還可以測量它們的周期。經(jīng)過改裝，可以測量脈沖寬度，做成數(shù)字式脈寬測量儀；可以測量電容做成數(shù)字式電容測量儀；在電路中增加傳感器，還可以做成數(shù)字脈搏儀、計價器等。因此數(shù)字頻率計在測量物理量方面應(yīng)用廣泛。本畢業(yè)設(shè)計用VHDL在CPLD器件上實現(xiàn)數(shù)字頻率計測頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測信號的

4、頻率，能夠測量正弦波、方波和三角波等信號的頻率，而且還能對其他多種物理量進(jìn)行測量。具有體積小、可靠性高、功耗低的特點。數(shù)字頻率計是計算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。采用VDHL編程設(shè)計實現(xiàn)的數(shù)字頻率計，除被測信號的整形部分、鍵輸入部分和數(shù)碼顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實現(xiàn)，整個系統(tǒng)非常精簡，而且具有靈活的現(xiàn)場可更改性。在不更改硬件電路的基礎(chǔ)上，對系統(tǒng)進(jìn)行各種改進(jìn)還可以進(jìn)一步提高系統(tǒng)的性能。該數(shù)字頻率計具有高速、精確、可靠、抗干擾性強(qiáng)和現(xiàn)場可編程等優(yōu)點。關(guān)鍵詞：FPGA芯片、VHDL語言、數(shù)字頻率計、數(shù)字頻率計原理圖、Max+plusII軟件、EDA技術(shù)D

5、esign of Digital Cymometer Based on EDAAbstract:Digital cymometer is to directly show to be measured a kind of diagraph of signal frequency to equip with the decimal system number.It not only can measure sine wave, square wave, triangle wave, sharp pulse signal and other have a period of the frequen

6、cy of the signal of characteristic, and can also measure their periods.Has been refitted, can measure pulse width, make into the number type vein breadth to measure an instrument;Can measure electric capacity to make into a number type the electric capacity measure an instrument;Increase to spread a

7、 feeling machine in the electric circuit, can also make into a number pulse instrument, account a price machine etc.Therefore the digital cymometer accounts in the diagraph physics to measure aspect applied extensive.This design is used VHDL the spare part is at CPLD up carry out digital cymometer t

8、o account to measure repeatedly system, can show to be measured the frequency of signal with the decimal system figures, can measure the frequency of sine wave, square wave and triangle wave etc. signal, and return an ability as to it's he various physical quantity carry on diagraph.Have the phy

9、sical volume small and dependable sex Gao and achievement to consume a low characteristics.digital cymometer is the diagraph instrument of research production realm indispensabilities, such as calculator, communication equipments and audio frequency video frequency.etc.The digital cymometer that ado

10、pts VDHL to weave a distance to design a realization accounts, in addition to is measured the orthopedics of signal part, the key importation part and figures show part, rest all in one FPGA realization of chip, the whole system simplifies very much, and has vivid spot to change sex.On the foundatio

11、n that doesn't change hardware electric circuit, carries on various function that the improvement can also raise system further to the system.The number's frequency accounts to have high speed, precision, credibility, the anti- interference is strong and the spot programmable etc. advantage.

12、Key words： The FPGA chip, VHDL language and digital cymometer, the digital cymometer account principle diagram and Max+plusII software and EDA technique.引 言所謂頻率，就是周期性信號在單位時間（1s）里變化的次數(shù)。本頻率計設(shè)計測量頻率的基本原理是，首先讓被測信號與標(biāo)準(zhǔn)信號一起通過一個閘門，然后用計數(shù)器計數(shù)信號脈沖的個數(shù)，把標(biāo)準(zhǔn)時間內(nèi)的計數(shù)的結(jié)果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用LED數(shù)碼顯示管顯示出來。根據(jù)數(shù)字頻率計的基本原

13、理，本文設(shè)計方案的基本思想是分為五個模塊來實現(xiàn)其功能，即整個數(shù)字頻率計系統(tǒng)分為分頻模塊、控制模塊、計數(shù)模塊、譯碼模塊和量程自動切換模塊等幾個單元，并且分別用VHDL對其進(jìn)行編程，實現(xiàn)了閘門控制信號、計數(shù)電路、鎖存電路、顯示電路等。 本頻率計設(shè)計還可以測量周期性信號，其基本原理與測量頻率的基本原理基本一樣，首先讓被測信號與標(biāo)準(zhǔn)信號一起通過一個閘門，然后用計數(shù)器計數(shù)信號脈沖的個數(shù)，把被測信號一個周期內(nèi)標(biāo)準(zhǔn)基準(zhǔn)信號的脈沖計數(shù)的結(jié)果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用LED數(shù)碼顯示管顯示出來，顯示管的讀數(shù)就是被測信號以標(biāo)準(zhǔn)信號的周期為單位乘積的周期。技術(shù)性能指標(biāo)：1）能夠測量正弦波、三

14、角波、鋸齒波、矩形波等周期性信號的頻率；2）能直接用十進(jìn)制數(shù)字顯示測得的頻率；3）頻率測量范圍：1HZ10KHZ切量程能自動切換；4）輸入信號幅度范圍為0.55V，要求一起自動適應(yīng)；5）測量時間：T=1.5S；6）用CPLD/FPGA可編程邏輯器件實現(xiàn)；1 頻率計的設(shè)計原理1.1頻率計測量頻率的設(shè)計原理1.1.1頻率計測量頻率的原理頻率計測量頻率需要設(shè)計整形電路使被測周期性信號整形成脈沖，然后設(shè)計計數(shù)器對整形后的脈沖在單位時間內(nèi)重復(fù)變化的次數(shù)進(jìn)行計數(shù)，計數(shù)器計出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動顯示電路用數(shù)碼管將數(shù)字顯示出來，需要設(shè)計控制電路產(chǎn)生允許計數(shù)的門閘信號、計數(shù)器的清零信號和鎖存器的鎖存

15、信號使電路正常工作，再設(shè)計一個量程自動轉(zhuǎn)換電路使測量范圍更廣。1.1.2頻率計測量頻率的原理圖頻率計測量頻率的原理圖如下：脈沖形成模 塊計數(shù)模塊譯碼顯示模塊控制模 塊量程自動切換模塊分頻模 塊鎖存信號清零使能被測信號基準(zhǔn)信號頻率計測量頻率的原理圖 圖11.2 頻率計測量周期的原理1.2.1頻率計測量周期的原理頻率計測量周期需要設(shè)計整形電路使被測周期性信號整形成脈沖，然后設(shè)計計數(shù)器對基準(zhǔn)信號在被測信號一個周期內(nèi)重復(fù)變化的次數(shù)進(jìn)行計數(shù)，計數(shù)器計出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動顯示電路用數(shù)碼管將數(shù)字顯示出來，需要設(shè)計控制電路產(chǎn)生允許計數(shù)的使能信號、計數(shù)器的清零信號和鎖存器的鎖存信號使電路正常工作，

16、再設(shè)計一個量程自動轉(zhuǎn)換電路使測量范圍更廣。1.2.2頻率計測量周期的原理圖頻率計測量周期的原理圖如下：脈沖形成模塊計數(shù)模塊譯碼模塊控制模塊分頻模塊量程切換模塊被測信號鎖存清零使能基準(zhǔn)信號頻率計測量周期的原理圖 圖22 頻率計測量頻率的層次化設(shè)計方案2.1 4位十進(jìn)制計數(shù)器模塊4位十進(jìn)制計數(shù)器模塊包含4個級聯(lián)十進(jìn)制計數(shù)器，用來對施加到時鐘脈沖輸入端的待測信號產(chǎn)生的脈沖進(jìn)行計數(shù)，十進(jìn)制計數(shù)器具有集束使能、清零控制和進(jìn)位擴(kuò)展輸出的功能。使能信號和清零信號由閘門控制模塊的控制信號發(fā)生器所產(chǎn)生來對4個級聯(lián)十進(jìn)制計數(shù)器周期性的計數(shù)進(jìn)行控制。2.1.1十進(jìn)制計數(shù)器元件的設(shè)計十進(jìn)制計數(shù)器的程序如下：libra

17、ry ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jishu10 isport(clk,rst,en:in std_logic;cq:out std_logic_vector(3 downto 0);cout:out std_logic);end jishu10;architecture behav of jishu10 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0);beginif rst='1&#

18、39; then cqi:=(others=>'0');elsif clk'event and clk='1' thenif en='1' thenif cqi<9 then cqi:=cqi+1;end if;end if;if cqi=9 then cout<='1'else cout<='0'end if;cq<=cqi;end process;end behav;在源程序中COUT是計數(shù)器進(jìn)位輸出；CQ3.0是計數(shù)器的狀態(tài)輸出；CLK是始終輸入端；RST是復(fù)位控制輸入端

19、，當(dāng)RST=1時，CQ3.0=0；EN是使能控制輸入端，當(dāng)EN=1時，計數(shù)器計數(shù)，當(dāng)EN=0時，計數(shù)器保持狀態(tài)不變。編譯成功后進(jìn)行仿真，其仿真波形如下：仿真波形圖圖3在項目編譯仿真成功后，將設(shè)計的十進(jìn)制計數(shù)器電路設(shè)置成可調(diào)用的元件jishu10.sym，用于以下的頂層設(shè)計。元件jishu10.sym 圖 圖42.1.2 4位十進(jìn)制計數(shù)器的頂層設(shè)計新建一個原理圖編輯窗，從當(dāng)前的工程目錄中凋出4個十進(jìn)制計數(shù)器元件jishu10.sym，并按如圖所示的4位十進(jìn)制計數(shù)器的頂層原理圖完成電路連接。4位十進(jìn)制計數(shù)器的頂層原理圖圖5完成4位十進(jìn)制計數(shù)器的原理圖編輯以后，即可進(jìn)行仿真測試和波形分析，其仿真輸出

20、波形如圖所示，當(dāng)RST=0、EN=1是其計數(shù)值在0到9999之間循環(huán)變化，COUT為計數(shù)進(jìn)位輸出信號，作為后面的量程自動切換模塊的輸入脈沖。脈沖圖 圖6因此仿真結(jié)果正確無誤，可將以上設(shè)計的4位十進(jìn)制計數(shù)器設(shè)置成可調(diào)用的元件jishu10_4.sym，以備高層設(shè)計中使用，其元件符號圖如下圖所示。元件jishu10_4.sym圖 圖72.2控制模塊設(shè)計2.2.1閘門信號的設(shè)計頻率計電路工作時先要產(chǎn)生一個計數(shù)允許信號（即閘門信號），閘門信號的寬度為單位時間，如1S。在閘門信號有效時間內(nèi)，對被測信號計數(shù)，即為信號的頻率。該頻率計電路的精度取決于閘門信號T。本畢業(yè)設(shè)計中選取的基準(zhǔn)信號頻率為750khz，

21、為了得到1s高電平的周期性閘門信號，本畢業(yè)設(shè)計采用對頻率為750khz基準(zhǔn)信號先進(jìn)行75分頻，再進(jìn)行3個10分頻，最后進(jìn)行11分頻，再用非門對分頻出的信號進(jìn)行取非變換，這樣得到的門閘信號高電平為1秒鐘。a 75進(jìn)制計數(shù)器的程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jishu75 isport(clk,rst,en:in std_logic;cq:out std_logic_vector(7 downto 0);cout:out std_logic);end jishu

22、75;architecture behav of jishu75 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(7 downto 0);beginif rst='1' then cqi:=(others=>'0');elsif clk'event and clk='1' thenif en='1' thenif cqi<74 then cqi:=cqi+1;else cqi:=(others=>'0');end if;end

23、 if;end if;if cqi=74 then cout<='1'else cout<='0'end if;cq<=cqi;end process;end behav;編譯成功后生成元件圖如下：生成元件圖 圖8b 11進(jìn)制計數(shù)器的程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jishu11 isport(clk,rst,en:in std_logic;cq:out std_logic_vector(3 downto 0

24、);cout:out std_logic);end jishu11;architecture behav of jishu11 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0);beginif rst='1' then cqi:=(others=>'0');elsif clk'event and clk='1' thenif en='1' thenif cqi<10 then cqi:=cqi+1;else cqi:=(oth

25、ers=>'0');end if;end if;end if;if cqi=10 then cout<='1'else cout<='0'end if;cq<=cqi;end process;end behav;編譯成功后生成元件圖如下：生成元件圖 圖92.2.2 D觸發(fā)器的設(shè)計其程序如下：library ieee;use ieee.std_logic_1164.all;entity reg_2 isport(clk,d:in std_logic;q:out std_logic);end reg_2;architectur

26、e behav of reg_2 issignal q1:std_logic;begin process(clk)begin if clk'event and clk='1' then q1<=d;end if;end process;q<=q1;end behav;編譯成功后生成如下元件圖：生成元件圖 圖10將生成的75進(jìn)制計數(shù)器、11進(jìn)制計數(shù)器、10進(jìn)制計數(shù)器和非門按下圖連接來得到1S高電平門閘信號。75進(jìn)制計數(shù)器、11進(jìn)制計數(shù)器、10進(jìn)制計數(shù)器和非門連接電路圖 圖11將其電路圖進(jìn)行仿真，其仿真波形如下：波形圖 圖12對照其仿真波形，其輸出門閘信號高電平

27、為1S，符合設(shè)計，將其電路生成如下元件圖，以便頂層調(diào)用。元件圖 圖132.2.3控制信號發(fā)生器模塊該模塊主要根據(jù)輸入高電平的1S閘門信號，產(chǎn)生計數(shù)允許信號EN，該信號的高電平的持續(xù)時間即計數(shù)允許時間，與輸入的門閘控制時鐘脈沖周期相同；產(chǎn)生清零信號RST，在計數(shù)使能前對計數(shù)器先清零；產(chǎn)生存儲信號LOAD，在計數(shù)結(jié)束后，利用上升沿把最新的頻率測量值保存在顯示寄存器中。為了產(chǎn)生清零信號RST，使能信EN和存儲信號LOAD。不失一般性，控制信號發(fā)生器用74161構(gòu)成4分頻計數(shù)器，用一個與非門，一個或非門和一個異或門實現(xiàn)3種譯碼狀態(tài)，與閘門模塊按下圖連接。與非門，或非門和異或門實現(xiàn)3種譯碼狀態(tài)，與閘門模

28、塊連接電路圖 圖14編譯成功后進(jìn)行仿真，其仿真波形如下：波形圖 圖15該功能正確無誤后生成的元件符號圖如下圖所示。元件符號圖 圖162.3分頻模塊的設(shè)計當(dāng)被測頻率超出量程時，設(shè)計分頻模塊對被測頻率進(jìn)行分頻衰減，單位上升，從而擴(kuò)大測量頻率的范圍。2.3.1四選一數(shù)據(jù)選擇器四選一數(shù)據(jù)選擇器的程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity si_xuan_1 isport(a,b,c1,c2,c3,c4:in std_logic;y:out std_logic);end si_x

29、uan_1;architecture behav of si_xuan_1 issignal x:std_logic_vector(1 downto 0);beginprocess(a,b)beginx<=b&a;case x iswhen"00"=> y<=c1;when"01"=> y<=c2;when"10"=> y<=c3;when"11"=> y<=c4;when others=>null;end case; end process;en

30、d behav;編譯成功后進(jìn)行仿真，其仿真波形如下圖：波形圖 圖17其仿真波形真確無誤后生成元件符號圖如下圖所示。元件符號圖 圖182.3.2分頻電路的設(shè)計將生成的四選一數(shù)據(jù)選擇、74139譯碼器、D觸發(fā)器和3個十進(jìn)制計數(shù)器按下圖連接。四選一數(shù)據(jù)選擇、74139譯碼器、D觸發(fā)器和3個十進(jìn)制計數(shù)器連接電路圖 圖19編譯成功后進(jìn)行仿真，起仿真波形如下圖：波形圖 圖20如圖所示，此電路圖實現(xiàn)了將被測信號進(jìn)行分頻功能，通過四選一數(shù)據(jù)選擇器的控制按不同的BA二進(jìn)制數(shù)值時輸出被測信號的1分頻、10分頻、100分頻、1000分頻，通過二四譯碼器按不同的BA二進(jìn)制數(shù)值時輸出四個檔次p0、p1、p2、p3,分別

31、代表1hz、10hz、100hz、1000hz為單位，其功能正確無誤后生成可調(diào)用的元件圖如下：元件圖 圖212.4 譯碼模塊譯碼模塊是對計數(shù)出的數(shù)進(jìn)行譯碼顯示出來，該部分由寄存器、動態(tài)掃描電路和譯碼驅(qū)動電路組成。2.4.1 寄存器設(shè)計寄存器是在計數(shù)結(jié)束后，利用觸發(fā)器的上升沿把最新的頻率測量值保存起來，這樣在計數(shù)過程中可不必一直看著數(shù)碼管顯示器，顯示器將最終的頻率讀數(shù)定期進(jìn)行更新，其輸出將作為動態(tài)掃描電路的輸入。4位寄存器的VHDL源程序如下。library ieee;use ieee.std_logic_1164.all;entity reg_4 isport(load:in std_logi

32、c;din:in std_logic_vector(3 downto 0);dout:out std_logic_vector(3 downto 0);end reg_4;architecture behav of reg_4 isbegin process(din)begin if loadevent and load='1' then dout<=din;end if;end process;end behav;在源程序中LOAD 是鎖存信號，上升沿觸發(fā)；din3.0是寄存器輸入；dout3.0是寄存器輸出。編譯仿真后生成元件圖如下圖，以便頂層模塊的調(diào)用。元件圖 圖2

33、22.4.2 動態(tài)掃描電路本畢業(yè)設(shè)計采用掃描方式來實現(xiàn)LED數(shù)碼管動態(tài)顯示，控制好數(shù)碼管之間的延遲時間相當(dāng)重要。根據(jù)人眼視覺暫留原理，LED數(shù)碼管每秒導(dǎo)通16次以上，人眼就無法LED數(shù)碼管短暫的不亮，認(rèn)為是一直點亮的（其實LED數(shù)碼管是以一定頻率在閃動的）。但是，延時（導(dǎo)通頻率）也不是越小越好，因為LED數(shù)碼管達(dá)到一定亮度需要一定時間。如果延時控制的不好則會出現(xiàn)閃動，或者亮度不夠，根據(jù)經(jīng)驗，延時0.005S可以達(dá)到滿意的效果。另外，顯示的字符有變化時，可在延時到達(dá)后送一個地電平（共陰極數(shù)碼管）LED數(shù)碼管先短暫熄滅，再顯示一個字符，可使在視覺上字符的變化更清楚。動態(tài)掃描顯示的VHDL源程序如下

34、。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity xu_dynamic isport(clk,reset:in std_logic;din1:in std_logic_vector(3 downto 0);din2:in std_logic_vector(7 downto 4);din3:in std_logic_vector(11 downto 8);din4:in std_logic_vector(15 downto 12

35、);shift:out std_logic_vector(1 downto 0);bus4:out std_logic_vector(3 downto 0);end xu_dynamic;architecture one of xu_dynamic issignal scan_clk:std_logic_vector(1 downto 0);beginp1:process(clk,scan_clk,reset)variable scan:std_logic_vector(17 downto 0);beginif reset='1' then scan:="000000

36、000000000000"scan_clk<="00"elsif clk'event and clk='1' thenscan:=scan+1;end if;scan_clk<=scan(1 downto 0);end process p1;p2:process(scan_clk,din1,din2,din3,din4)begincase scan_clk iswhen"00"=>bus4<=din1;shift<="11"when"01"=>b

37、us4<=din2;shift<="10"when"10"=>bus4<=din3;shift<="01"when"11"=>bus4<=din4;shift<="00"when others=>bus4<=din1;shift<="11"end case;end process p2;end one;程序中，CLK是掃描時鐘；RST為復(fù)位信號，當(dāng)RST=1時對位選信號復(fù)位，shitf為4個數(shù)碼管的位選信號，高

38、電平有效；din1、din2、din2、din3、din4為輸入的鎖存信號，bus4為選中的信號輸出。編譯成功后生成元件圖如下圖：元件圖 圖232.4.3 七段數(shù)碼管驅(qū)動電路的VHDL設(shè)計library ieee;use ieee.std_logic_1164.all;entity decl7s isport(a:in std_logic_vector(3 downto 0);led7s:out std_logic_vector(6 downto 0);end decl7s;architecture one of decl7s isbegin process(a)begincase a isw

39、hen"0000"=> led7s<="0111111"when"0001"=> led7s<="0000110"when"0010"=> led7s<="1011011"when"0011"=> led7s<="1001111"when"0100"=> led7s<="1100110"when"0101"=>

40、led7s<="1101101"when"0110"=> led7s<="1111101"when"0111"=> led7s<="0000111"when"1000"=> led7s<="1111111"when"1001"=> led7s<="1101111"when others=>null;end case;end process;end one;程

41、序中，A3.0是09的BCD碼輸入；LED7S為動態(tài)掃描后的驅(qū)動顯示管電生成元件圖如下：驅(qū)動顯示管電生成元件圖 圖242.4.4譯碼電路的設(shè)計將寄存器、動態(tài)掃描電路和驅(qū)動電路按下圖連接。將寄存器、動態(tài)掃描電路和驅(qū)動電路連接電路圖 圖25編譯通過后，對該電路進(jìn)行仿真，其波形如下圖：波形圖 圖26如圖所示，其電路實現(xiàn)了動態(tài)驅(qū)動顯示功能，其波形正確無誤，將其電路生成如下可調(diào)用元件圖：元件圖 圖272.5量程自動切換模塊當(dāng)計數(shù)器計數(shù)達(dá)到9999時，再來脈沖就超出量程，為了使計數(shù)器計數(shù)正確，需要用量程自動切換對計數(shù)顯示進(jìn)行量程切換，增加量程自動切換模塊也加大了對頻率測量的范圍。加法器設(shè)計用加法器對計數(shù)器

42、溢出脈沖進(jìn)行計數(shù)，用加法器的后兩位二進(jìn)制數(shù)值對被測信號進(jìn)行相應(yīng)的分頻來實現(xiàn)量程切換。其加法器程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yichu_jiajishu isport(clk,rst:in std_logic;a,b:out std_logic);end yichu_jiajishu;architecture behav of yichu_jiajishu issignal x:std_logic_vector(6 downto 0);beginproces

43、s(clk,rst)beginif rst='1' then x<=(others=>'0');elsif clk'event and clk='1' thenif x<4 then x<=x+'1'else x<=(others=>'0');end if;end if;end process;a<=x(0);b<=x(1);end behav;編譯成功后，生成如下元件：元件圖 圖28將生成的加法器和觸發(fā)器按如下電路連接。加法器和觸發(fā)器按連接電路圖 圖29編譯

44、成功后，對其電路進(jìn)行仿真，波形圖如下：波形圖 圖30其波形圖正確無誤后生成元件圖如下：元件圖 圖313 頻率計測量頻率的頂層設(shè)計和仿真頻率計主體電路頂層原理圖設(shè)計在成功完成底層單元電路模塊設(shè)計仿真后，可根據(jù)第3章的測頻原理圖，把上面的各個模塊按照下圖連接起來。模塊連接電路圖 圖32對上面的測頻總電路圖進(jìn)行仿真，其波形圖如下圖。波形圖 圖33如圖所示，其仿真波形正確無誤。4 頻率計測量周期的層次化設(shè)計方案4.1計數(shù)模塊其模塊與實現(xiàn)測量頻率時的功能一樣，該模塊調(diào)用測頻率時的計數(shù)模塊。4.2譯碼模塊其模塊與實現(xiàn)測量頻率時的功能一樣，該模塊調(diào)用測頻率時的譯碼模塊。4.3分頻模塊分頻模塊是將基準(zhǔn)信號進(jìn)行

45、衰減來進(jìn)行對被測頻率的單位切換。12進(jìn)制計數(shù)器的設(shè)計其程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jishu12 isport(clk,rst,en:in std_logic;cq:out std_logic_vector(3 downto 0);cout:out std_logic);end jishu12;architecture behav of jishu12 isbeginprocess(clk,rst,en)variable cqi:std_logic_ve

46、ctor(3 downto 0);beginif rst='1' then cqi:=(others=>'0');elsif clk'event and clk='1' thenif en='1' thenif cqi<11 then cqi:=cqi+1;else cqi:=(others=>'0');end if;end if;end if;if cqi=11 then cout<='1'else cout<='0'end if;cq<

47、=cqi;end process;end behav;編譯成功后生成元件圖如下：元件圖 圖34本畢業(yè)設(shè)計中測周期時選取的基準(zhǔn)信號頻率為12Mz，為了得到不同周期的信號與被測信號進(jìn)行比較來測量被測信號的周期，用八選一數(shù)據(jù)選擇器74151、38譯碼器74138和已編程好生成的元件如下圖進(jìn)行連接。八選一數(shù)據(jù)選擇器74151、38譯碼器74138和生成的元件連接電路 圖35編譯成功后進(jìn)行仿真，其波形仿真如下：波形圖 圖36其波形正確無誤，將其電路生成能調(diào)用的元件圖如下：元件圖 圖374.4控制模塊該模塊主要根據(jù)輸入被測信號，產(chǎn)生計數(shù)允許計數(shù)信號EN，該信號的高電平的持續(xù)時間即計數(shù)允許時間，與輸入的被測

48、信號周期相同；產(chǎn)生清零信號RST，在計數(shù)使能前對計數(shù)器先清零；產(chǎn)生存儲信號LOAD，在計數(shù)結(jié)束后，利用上升沿把最新的頻率測量值保存在顯示寄存器中。不失一般性，控制信號發(fā)生器用74161構(gòu)成4分頻計數(shù)器，用一個與非門，一個或非門和一個異或門實現(xiàn)3種譯碼狀態(tài)，為了產(chǎn)生清零信號RST，使能信號EN和存儲信號LOAD。其原理圖如下圖所示。連接電路圖 圖38對其原理電路進(jìn)行仿真，其波形如下：波形圖 圖39其波形正確無誤，生成可調(diào)用元件圖如下：元件圖 圖404.5量程切換模塊該模塊是對被測頻率的周期單位進(jìn)行切換，使頻率計測量周期的范圍加大。加法器設(shè)計其程序如下：library ieee;use ieee.

49、std_logic_1164.all;use ieee.std_logic_unsigned.all;entity zhou_jiafa isport(clk,rst:in std_logic;a,b,c:out std_logic);end zhou_jiafa;architecture behav of zhou_jiafa issignal x:std_logic_vector(8 downto 0);beginprocess(clk,rst)beginif rst='1' then x<=(others=>'0');elsif clk'

50、;event and clk='1' thenif x<9 then x<=x+'1'else x<=(others=>'0');end if;end if;end process;a<=x(0);b<=x(1);c<=x(2);end behav;其仿真無誤后，生成可調(diào)用元件圖如下：原價圖 圖41將生成的加法器和觸發(fā)器按如下電路連接。連接電路圖 圖42將設(shè)計的電路進(jìn)行仿真，其波形圖如下：波形圖 圖43其波形圖正確無誤，生成可調(diào)用元件圖如下：元件圖 圖445 頻率計測量周期頂層電路原理圖設(shè)計在成功完成底層單元電路模塊設(shè)計仿真后，可根據(jù)第3章的測頻原理圖，把上面的各個模塊按照下圖連接起來。模板連接電路圖 圖45將其電路進(jìn)行仿真，其波形如下：波形圖 圖46如圖所示，其波形正確無誤。6 下載測試6.1編譯 程序設(shè)計好后進(jìn)行編譯保存。6.2管腳配置 編譯好后對其輸入輸出信號進(jìn)行管腳配置。6.3編程下載和測試6.3.1 編程下載 在EDA實驗箱上按照管腳配置進(jìn)行