采用FPGA實(shí)現(xiàn)音頻模數(shù)轉(zhuǎn)換器

1、采用fpga實(shí)現(xiàn)音頻模數(shù)轉(zhuǎn)換器數(shù)字系統(tǒng)已經(jīng)越來(lái)越廣泛地應(yīng)用到現(xiàn)實(shí)世界的各個(gè)領(lǐng)域中，絕大多數(shù)數(shù)字系統(tǒng)無(wú)法挺直處理現(xiàn)實(shí)世界中的信號(hào)，必需采納器件把模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)后才干處理。和處理器是數(shù)字信號(hào)處理的兩大主流技術(shù)。隨著技術(shù)的進(jìn)展和長(zhǎng)進(jìn)，一些fpga器件集成了一些以及混合信號(hào)處理模塊，比如集成溫度監(jiān)控。actel公司的混合fpga系列已經(jīng)集成adc、pga(programmable gain amplifier)、參考基準(zhǔn)源和rcc(resistance capacitance)。公司的v5系列fpga集成電壓和溫度監(jiān)控adc，用戶可以挺直通過(guò)jtag下載調(diào)試接口讀取電壓和溫度值。但這些單元物理

2、位置固定，靈便性受限，僅限于特定的應(yīng)用。而采納fpga的lvds接收器來(lái)實(shí)現(xiàn)adc，規(guī)律徹低在fpga內(nèi)部實(shí)現(xiàn)，可重新配置，擴(kuò)展性好，需要的外圍器件少，使fpga能挺直舉行混合信號(hào)處理。1 一adc原理一adc的核心是一調(diào)制器和數(shù)字。一調(diào)制原理在半個(gè)多世紀(jì)前已經(jīng)提出，但在20世紀(jì)90年月才廣泛應(yīng)用到adc設(shè)計(jì)中。一adc的模型1所示。從圖中可以看到，乏一架構(gòu)的adc主要由左邊方框內(nèi)模擬一調(diào)制器和右邊的數(shù)字濾波器組成。-調(diào)制器包含1個(gè)積分器、1個(gè)adc和1個(gè)構(gòu)成反饋環(huán)路的dac。其中積分器用離散時(shí)光表示，以便利采納z變換分析。e(n)是ad量化器的量化噪聲。假設(shè)量化噪聲是加性噪聲，反饋環(huán)路中da

3、c是抱負(fù)的，其傳輸函數(shù)是固定增益。采納線性系統(tǒng)分析辦法，先令e(n)=o，考察積分器的差分方程：由公式(1)和公式(2)推導(dǎo)出一調(diào)制器對(duì)信號(hào)的系統(tǒng)傳遞函數(shù)為：由公式(7)可以看出，在z變換域，調(diào)制器對(duì)信號(hào)只是延遲，而對(duì)噪聲舉行差分處理。由于差分器具有高通濾波器特性，因此噪聲被高通濾波，調(diào)制器對(duì)應(yīng)的時(shí)域輸出為：剩余的噪聲則由后續(xù)的數(shù)字濾波器濾除。2 lvds標(biāo)準(zhǔn)及其原理lvds是一種低壓低功耗的高速串行差分?jǐn)?shù)據(jù)傳輸標(biāo)準(zhǔn)，在高速數(shù)據(jù)互聯(lián)和數(shù)據(jù)通信領(lǐng)域得到廣泛的應(yīng)用，主流的fpga器件都集成了高速的lvds收發(fā)器。lvds收發(fā)傳輸框圖2所示。在圖2中，lvds發(fā)送端的4個(gè)開關(guān)管交錯(cuò)控制35ma源在接

4、收端的流向。電流在100上建立約350 mv的電壓差，接收器通過(guò)比較電壓的極性來(lái)判決是規(guī)律“1”還是規(guī)律“0”。lvds驅(qū)動(dòng)器是電流型，對(duì)電源波動(dòng)不敏感，功耗很低，1路lvds傳輸功耗為35 ma×350 mv="1"2 mw。因?yàn)椴杉{差分傳輸方式，lvds收發(fā)器可以很好地消退共模干擾，提高系統(tǒng)電磁兼容性能。利用fpga集成的lvds接收器，協(xié)作少量外圍器件，即可在fpga內(nèi)部實(shí)現(xiàn)adc。3 用fpga集成的lvds接收器實(shí)現(xiàn)adc參考第2部分的一架構(gòu)的adc原理，在fpga內(nèi)部實(shí)現(xiàn)adc的框圖3所示。在圖3中，虛線框內(nèi)表示在fpga內(nèi)部實(shí)現(xiàn)。外部?jī)H需要1個(gè)1 k

5、的電阻和1個(gè)1 nf的作為模擬積分器，輸入信號(hào)和積分器輸出值在lvds接收器舉行比較，比較結(jié)果被量化成數(shù)據(jù)比特流，經(jīng)過(guò)寄存器后輸出到cic(cascaded integrated comb)濾波器及其后續(xù)的數(shù)字濾波模塊，同時(shí)通過(guò)1個(gè)fpga引腳作為1位的dac，輸出到外部的積分器。在數(shù)字濾波模塊里面，cic濾波器累加量化的比特流并復(fù)原成18位數(shù)的量化值，同時(shí)通過(guò)大倍數(shù)的抽取，把數(shù)據(jù)率降低；ciccomp是15階fir濾波器，用于補(bǔ)償cic濾波器幅頻響應(yīng)。抽取器是31階fir，降低數(shù)據(jù)率并進(jìn)一步濾除帶外的噪聲。囫圇系統(tǒng)運(yùn)行于49152 mhz時(shí)鐘下，采樣數(shù)據(jù)經(jīng)過(guò)cic舉行512倍抽取后，數(shù)據(jù)率降

6、為96 khz，最后經(jīng)過(guò)低通濾波器舉行2倍抽取，數(shù)據(jù)率降為48 khz。用fpga實(shí)現(xiàn)adc，包括lvds接收器部分，所有采納hdl語(yǔ)言編寫，實(shí)現(xiàn)容易，可移植性較好。4 fpga內(nèi)部實(shí)現(xiàn)的adc試驗(yàn)分析囫圇adc設(shè)計(jì)工程在xilinx公司的fpga集成開發(fā)環(huán)境ise下編譯，下載到xc2vp70系列fpga上舉行測(cè)試，用tektronix公司的信號(hào)源afg3101產(chǎn)生音頻信號(hào)，經(jīng)adc采納后通過(guò)板載的8位dac輸出，用agilent公司的54622d舉行分析，頻率為3 khz的正弦信號(hào)輸入/輸出波形和頻譜4所示。圖4上半部分波形是輸入的信號(hào)和頻譜，下半部分波形是經(jīng)過(guò)adc采樣后通過(guò)dac輸出的波形和頻譜。從圖中可以看到，盡管受限于板載dac的位數(shù)，dac后面也沒有抗混疊濾波器，僅將adc的18位量化值高8位輸出，但波形和頻譜徹低沒有失真。輸出波形上疊加的高頻噪聲是dac轉(zhuǎn)換引入的，可以通過(guò)濾波器濾除。信號(hào)源產(chǎn)生20 hz20 khz的音頻信號(hào)，adc輸出的波形和頻譜均沒有失真，fpga在33 v的io電壓下，adc最大輸入信號(hào)的峰值電壓約o8 v，輸出信號(hào)snr約為50 db。結(jié)語(yǔ)fpga實(shí)現(xiàn)adc的模型，僅需要極少數(shù)