零基礎(chǔ)學(xué)FPGA（七）淺談狀態(tài)機(jī)

1、零基礎(chǔ)學(xué)fpga（七）淺談狀態(tài)機(jī) 今日我們來(lái)寫(xiě)狀態(tài)機(jī)。 關(guān)于狀態(tài)機(jī)呢，想必大家應(yīng)當(dāng)都接觸過(guò)，通俗的講就是數(shù)電里我們學(xué)的狀態(tài)轉(zhuǎn)換圖。狀態(tài)機(jī)分為兩中類型，一種叫mealy型，一種叫moore型。前者就是說(shuō)時(shí)序規(guī)律的輸出不僅取決于當(dāng)前的狀態(tài)，還取決于輸入，而后者就是時(shí)序規(guī)律的輸出僅僅取決于當(dāng)前的狀態(tài)。下面兩個(gè)圖分離表示兩種不同的狀態(tài)機(jī)。下面我們就通過(guò)代碼來(lái)寫(xiě)一下?tīng)顟B(tài)機(jī)，以下面的狀態(tài)轉(zhuǎn)換圖為例首先，是一種典型的狀態(tài)機(jī)寫(xiě)法，這種寫(xiě)法我們稱為一段時(shí)狀態(tài)機(jī)，用于一些容易的設(shè)計(jì)是可以的，但假如是復(fù)雜的狀態(tài)機(jī)，不建議大家用這種寫(xiě)法。/*/可綜合的狀態(tài)機(jī)設(shè)計(jì)的典型辦法/實(shí)現(xiàn)典型的狀態(tài)機(jī)設(shè)計(jì)/*module fsm

2、 (clk,rst_n,a,k1,k2,state);input clk;input rst_n;input a;output k1,k2;output 1:0 state;reg k1;reg k2;reg 1:0 state; /當(dāng)前狀態(tài)寄存器parameter idle = 2b00,start = 2b01,stop = 2b10,clear = 2b11; /編碼 ，注重，惟獨(dú)在最后一句用分號(hào)，其他地方用逗號(hào)always (posedge clk or negedge rst_n)if(!rst_n)beginstate 狀態(tài)機(jī)/*/由輸出指定的碼表示狀態(tài)的狀態(tài)機(jī)/小墨學(xué)生于2014

3、年5月21日在金翰林宿舍作/用于高速狀態(tài)機(jī)的設(shè)計(jì)/*module fsm2(clk,rst_n,a,k1,k2,state);input clk;input rst_n;input a;output k1,k2;output 4:0 state;reg 4:0 state; /當(dāng)前狀態(tài)寄存器assign k1 =state0;assign k2 =state4;parameter idle = 5b00000, /采納毒熱編碼(每個(gè)狀態(tài)惟獨(dú)一個(gè)寄存器置位的狀態(tài)機(jī)這樣用的組合省一些，而且速度也快)start = 5b00010,stop = 5b00100,stoptoclear = 5b11000,clear = 5b01010,cleartoidle = 5b00111; /編碼 ，注重，惟獨(dú)在最后一句用分號(hào)，其他地方用逗號(hào)always (pose