實(shí)驗(yàn)一四位串行進(jìn)位加法器的設(shè)計(jì)實(shí)驗(yàn)報(bào)告

1、實(shí)驗(yàn)一四位串行進(jìn)位加法器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?1. 理解一位全加器的工作原理 2. 掌握串行進(jìn)位加法器的邏輯原理3. 進(jìn)一步熟悉Quartus 軟件的使用，了解設(shè)計(jì)的全過(guò)程，二、實(shí)驗(yàn)內(nèi)容1 .采用VHDL吾言設(shè)計(jì)四位串行進(jìn)位的加法器2 . 采用畫(huà)原理圖的方法設(shè)計(jì)四位串行進(jìn)位加法器 三、實(shí)驗(yàn)步驟 1、使用VHDLf言設(shè)計(jì)1. 打開(kāi) File New Project Wizard 輸入文件名adder4 保存在D盤內(nèi)，打開(kāi)File NeVHDlFile,從模版中選擇庫(kù)的說(shuō)明， use語(yǔ)句的說(shuō)明，實(shí)體的說(shuō)明，結(jié)構(gòu)體的說(shuō)明，編寫(xiě)VHDL弋碼,然后保存、編譯。打開(kāi)File New Other File V

2、ectorWaveform File, 查找引腳，從Edit 中選擇 End Time 輸入40、ns 保存。從Assignments Settings Simulator Settings Functional然后 Processing Generate Functional Simnlation Netlist 確定。選擇 Start Simulation 保存最后的波形圖，打開(kāi) File close 關(guān)閉工程。底層文件：LIBRARY ieee;USE fadder ISPORT(a, b,cin : IN STD_LOGIC;s, co : OUT STD_LOGIC);END fad

3、der;ARCHITECTURE arc1 OF fadder ISBEGINs=a xor b xor cin;coa(0), b =b(0),cin=c0,s=s(0),co=carry (1);u2 : fadder PORT MAP (a=a(1), b=b(1),cin=carry(1),s=s(1),co=carry (2);u3 : fadder PORT MAP (a=a(2),b=b(2),cin=carry(2),s=s(2),co=carry (3);u4 : fadder PORT MAP(a=a(3),b=b(3),cin=carry(3),s=s(3),co=c4)

4、;END arc2;2、使用原理圖的方法設(shè)計(jì)打開(kāi) File New Project Wizard 輸入文件名adder4 保存在 D盤內(nèi)，打開(kāi)File New VHDL File, 從模版中選擇庫(kù)的說(shuō)明，use語(yǔ)句的說(shuō)明，實(shí)體的說(shuō)明，結(jié)構(gòu)體的說(shuō)明，編寫(xiě)VHDL弋碼,然后選擇File-Create/Update-Create Symbol Files forCurrent File, 選擇File-New-Other File-VectorWaveform File, 查找引腳，從Edit 中選擇 End Time 輸入40、ns 保存。從Assignments Settings Simulat

5、or Settings Functional然后 Processing Generate Functional Simnlation Netlist 確定。選擇 Start Simulation 保存最后的波形圖，打開(kāi) File close 關(guān)閉工程。文件：LIBRARY ieee;USE fadder ISPORT(Cin,a, b : IN STD_LOGIC;s, co : OUT STD_LOGIC);END fadder;ARCHITECTURE arc1 OF fadder ISBEGINs=a xor b xor cin;co! I* b工 kiwi 中1口 b - W FiST

6、F M , 事 審、町修安電四、實(shí)驗(yàn)現(xiàn)象將0M i稿？iy *KTjyM-HI. X-4t M- M1：tf U 4匕.-t.- ，/、：各 * 、1 1r & i二Er-Eiid !l聿 F u史tfrulvrn n五、實(shí)驗(yàn)體會(huì)與收獲問(wèn)題：Error (10500): VHDLsyntax error at (10) near text); expecting an identifier, or constant, or file,or signal, or variableError (10500): VHDL syntax error at (19) near textCOMPONENT; expecting ;, or an identifier(component is a reserved keyword), or entityError (10396): VHDL syntax error at (27): name used inconstruct must match previously specified name adder4Error (10523): Ignored construct adder4 at (3) due toprevious errors解