超大規(guī)模集成電路課程設(shè)計(jì)報(bào)告

1、目 錄1目的與任務(wù)22.教學(xué)內(nèi)容基要求23.設(shè)計(jì)的方法與計(jì)算分析23.1 74HC139芯片簡(jiǎn)介33.2電路設(shè)計(jì)43.3功耗與延遲估算134. 電路模擬 154.1直流分析16 4.2 瞬態(tài)分析17 4.3 功耗分析195.版圖設(shè)計(jì) 21 5.1 輸入級(jí)的設(shè)計(jì)21 5.2 內(nèi)部反相器的設(shè)計(jì)21 5.3輸入和輸出緩沖門(mén)的設(shè)計(jì)22 5.4內(nèi)部邏輯門(mén)的設(shè)計(jì)22 5.5輸出級(jí)的設(shè)計(jì)23 5.6連接成總電路圖24 5.3版圖檢查246.總圖的整理257.經(jīng)驗(yàn)與體會(huì)268.參考文獻(xiàn) 27附錄A 電路原理圖總圖（一半）28附錄B 總電路版圖（無(wú)焊盤(pán)）29附錄C總電路版圖（加焊盤(pán)）30集成電路課程設(shè)計(jì)1. 目

2、的與任務(wù)本課程設(shè)計(jì)是集成電路分析與設(shè)計(jì)基礎(chǔ)的實(shí)踐課程，其主要目的是使學(xué)生在熟悉集成電路制造技術(shù)、半導(dǎo)體器件原理和集成電路分析與設(shè)計(jì)基礎(chǔ)上，訓(xùn)練綜合運(yùn)用已掌握的知識(shí)，利用相關(guān)軟件，初步熟悉和掌握集成電路芯片系統(tǒng)設(shè)計(jì)電路設(shè)計(jì)及模擬版圖設(shè)計(jì)版圖驗(yàn)證等正向設(shè)計(jì)方法。2. 教學(xué)內(nèi)容基本要求2.1課程設(shè)計(jì)題目及要求器件名稱：含兩個(gè)2-4譯碼器的74HC139芯片要求電路性能指標(biāo)：可驅(qū)動(dòng)10個(gè)LSTTL電路（相當(dāng)于15pF電容負(fù)載）；輸出高電平時(shí)，20uA, =4.4V;輸出低電平時(shí)，4mA， =0.4V輸出級(jí)充放電時(shí)間=，25ns；工作電源5V，常溫工作，工作頻率=30MHZ，總功耗=15mW。2.2課程

3、設(shè)計(jì)的內(nèi)容1. 功能分析及邏輯設(shè)計(jì)；2. 電路設(shè)計(jì)及器件參數(shù)計(jì)算；3. 估算功耗與延時(shí)；4. 電路模擬與仿真；5. 版圖設(shè)計(jì)；6. 版圖檢查：DRC與LVS；7. 后仿真(選做)；8. 版圖數(shù)據(jù)提交。2.3課程設(shè)計(jì)的要求與數(shù)據(jù)1. 獨(dú)立完成設(shè)計(jì)74HC139芯片的全過(guò)程；2. 設(shè)計(jì)時(shí)使用的工藝及設(shè)計(jì)規(guī)則： MOSIS:mhp_n05；3. 根據(jù)所用的工藝，選取合理的模型庫(kù)；4. 選用以lambda()為單位的設(shè)計(jì)規(guī)則；5. 全手工、層次化設(shè)計(jì)版圖；6. 達(dá)到指導(dǎo)書(shū)提出的設(shè)計(jì)指標(biāo)要求。3. 設(shè)計(jì)的方法與計(jì)算分析3.1 74HC139芯片簡(jiǎn)介74HC139是包含兩個(gè)2線-4線譯碼器的高速CMOS數(shù)

4、字電路集成芯片，能與TTL集成電路芯片兼容，它的管腳圖如圖3-1所示，其邏輯真值表如表3-1所示 圖3-1 74HC139管腳圖表3-1 74HC139真值表由于74HC139芯片是由兩個(gè)2-4譯碼器組成，兩個(gè)譯碼器是獨(dú)立的，所以，這里只分析其中一個(gè)譯碼器。由真值表可以看出，Cs為片選端，當(dāng)其為0時(shí)，芯片正常工作，當(dāng)其為1時(shí)，芯片封鎖。A1、A0為輸入端，Y0-Y3為輸出端，而且是低電平有效。分析其邏輯功能，可以得到邏輯表達(dá)式：由邏輯表達(dá)式可以得到的邏輯圖如圖3-2所示圖3-2 74HC139邏輯圖3.2 電路設(shè)計(jì)本次電路設(shè)計(jì)采用的是m12_20.md模型的各參數(shù)。其參數(shù)如下：N管： =3.9

5、×8.85×F/m =605.3 P管：=3.9×8.85×F/m 3.2.1輸出級(jí)電路設(shè)計(jì)據(jù)要求，輸出級(jí)等效電路如圖3-3所示，輸入Vi為前一級(jí)的輸出，可認(rèn)為是理想的輸出，即=,=。圖3-3 輸出級(jí)等效電路輸出級(jí)N管的計(jì)算當(dāng)輸入為高電平時(shí)，輸出為低電平，N管導(dǎo)通，后級(jí)TTL有較大的灌電流輸入，要求4mA，=0.4V，依據(jù)MOS管的理想電流統(tǒng)一方程式：可以求出的值。其主要計(jì)算如下: = =47.2748輸出級(jí)P管的計(jì)算當(dāng)輸入為低電平時(shí)，輸出為高電平，P管導(dǎo)通。同時(shí)要求N管和P管的充放電時(shí)間，分別求出這兩個(gè)條件下的極限值，然后取大者。以20uA,為條件計(jì)算

6、極限值，用MOS管理想電流方程統(tǒng)一表達(dá)式：可以求出的值。其主要計(jì)算如下： = 0.471N管和P管的充放電時(shí)間和表達(dá)式分別為以計(jì)算的值。其計(jì)算如下：設(shè)由，故有 =代入數(shù)據(jù)，化簡(jiǎn)可以得=，代入，得到比較兩種方法的，取其中的最大值，即取3.2.2內(nèi)部基本反相器中的各MOS 尺寸的計(jì)算 內(nèi)部基本反相器如圖3-4所示，它的N管和P管尺寸依據(jù)充放電時(shí)間和方程來(lái)求。關(guān)鍵點(diǎn)是先求出式中的(即負(fù)載)。圖3-4 內(nèi)部反相器它的負(fù)載由以下內(nèi)部反相器（如右圖所示）的負(fù)載由CL以下三部分電容組成：本級(jí)漏極的PN結(jié)電容CPN；下級(jí)的柵電容Cg；連線雜散電容CS。本級(jí)漏極PN結(jié)電容CPN計(jì)算CPNCja×（Wb

7、）+Cjp×(2W+2b)其中Cja是每um2的結(jié)電容，Cjp是每um的周界電容，b為有源區(qū)寬度，可從設(shè)計(jì)規(guī)則獲取。在這里，最小孔為2×2，孔與多晶硅柵的最小間距為2，孔與有源區(qū)邊界的最小間距為2，則取b6?？偟穆OPN結(jié)電容應(yīng)是P管 的和N管的總和，即：CPNCja×（WNWP）bCjp×(2WN2WP4b)分析到整個(gè)電路一條支路大概有6個(gè)級(jí)，取tr=tf=0.5ns，采用的模型參數(shù)有： 代入數(shù)據(jù)到的式子得 =(注意這里的和都用國(guó)際單位表示)柵電容Cg計(jì)算CgCg.NCg.P（WNWP）L此處和為與本級(jí)漏極相連的下一級(jí)N管和P管的柵極尺寸，近

8、似取輸出級(jí)的和值。這里和采用輸出級(jí)的大小進(jìn)行計(jì)算。由設(shè)計(jì)規(guī)則，L=2，=1.0um，代入得到連線雜散電容Cs一般CPNCg10CS，可忽略CS作用。所以，內(nèi)部基本反相器的總負(fù)載電容為上述各電容計(jì)算值之和。即有把代入tr和tf的計(jì)算式，并根據(jù)tr=tf25ns的條件，計(jì)算出和。代入的方程有：（關(guān)系式）又有=、以及式子聯(lián)立，可以解得 ，聯(lián)立關(guān)系式可以解得 即 3.2.3 內(nèi)部邏輯門(mén)MOS尺寸的計(jì)算 內(nèi)部邏輯門(mén)的電路如圖3-5所示。根據(jù)截止延遲時(shí)間和導(dǎo)通延遲時(shí)間 的要求，在最壞情況下，必須保證等效N管、P管的等效電阻與內(nèi)部基本反相器的相同，這樣三輸入與非門(mén)就相當(dāng)于內(nèi)部基本反相器了。因此，N

9、管的尺寸放大3倍，而P管尺寸不變，即：代入內(nèi)部反相器的寬長(zhǎng)比，可以算出邏輯MOS尺寸：圖3-5 內(nèi)部邏輯門(mén)電路 3.2.4輸入級(jí)設(shè)計(jì)由于本電路是與TTL兼容，TTL的輸入電平ViH可能為2.4V，如果按正常內(nèi)部反相器進(jìn)行設(shè)計(jì)，則N1、P1構(gòu)成的CMOS將有較大直流功耗。故采用圖3-6示的電路，通過(guò)正反饋的P2作為上提拉管，使ViH較快上升，減小功耗，加快翻轉(zhuǎn)速度。圖3-6 輸入級(jí)電路（1）提拉管P2的（W/L）P2計(jì)算為了節(jié)省面積，同時(shí)又能使ViH較快上升，?。╓/L）P21。理論上，這里取L=2,W=2。而且為了方便畫(huà)圖，這里就去L=6。（2）CMOS 反相器P1管（W/L）P1的計(jì)算此P1

10、管應(yīng)取內(nèi)部基本反相器的尺寸（具體計(jì)算過(guò)程見(jiàn)內(nèi)部基本反相器中各MOS尺寸的計(jì)算）。因此這里取 （3）CMOS 反相器N1管（W/L）N1的計(jì)算由于要與TTL電路兼容，而TTL的輸出電平在0.42.4V之間轉(zhuǎn)換，因此要選取反相器的狀態(tài)轉(zhuǎn)變電平：又知：,代入數(shù)據(jù)，有 式中：,，兩式子相比，有 3.2.5 緩沖級(jí)設(shè)計(jì) 輸入緩沖級(jí) 由74HC139的邏輯圖可知，在輸入級(jí)中有三個(gè)信號(hào)：Cs、A1、A0。其中Cs經(jīng)一級(jí)輸入反相器后，形成, 用去驅(qū)動(dòng)4個(gè)三輸入與非門(mén)，故需要緩沖級(jí)，使其驅(qū)動(dòng)能力增加。同時(shí)為了用驅(qū)動(dòng)，必須加入緩沖門(mén)。由于A1、A0以及、各驅(qū)動(dòng)內(nèi)部與非門(mén)2個(gè)，所以可以不用緩沖級(jí)。Cs緩沖級(jí)的設(shè)計(jì)過(guò)

11、程如下： Cs的緩沖級(jí)與輸入級(jí)和內(nèi)部門(mén)的關(guān)系如圖3-7所示。圖3-7 Cs的緩沖級(jí)圖中M1為輸入級(jí)，M2為內(nèi)部門(mén)，M3為緩沖級(jí)驅(qū)動(dòng)門(mén)。M1的P管和N管的尺寸即為上述所述的輸入級(jí)CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即為內(nèi)部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由級(jí)間比值（相鄰級(jí)中MOS管寬度增加的倍數(shù)）來(lái)確定。如果要求尺寸或功耗最佳，級(jí)間比值為210。具體可取。N為扇出系數(shù)，它的定義是：在本例中，前級(jí)等效反相器柵的面積為M2的P管和N管的柵面積總和，下級(jí)柵的面積為4個(gè)三輸入與非門(mén)中與Cs相連的所有P管和N管的柵面積總和。因此， 6.4則則有： 緩沖輸出級(jí)由于

12、輸出級(jí)部分要驅(qū)動(dòng)TTL電路，其尺寸較大，因而必須在與非門(mén)輸出與輸出級(jí)之間加入一級(jí)緩沖門(mén)M1，如圖3-8所示。將與非門(mén)M0等效為一個(gè)反相器，類(lèi)似上述Cs的緩沖級(jí)設(shè)計(jì)，計(jì)算出M1的P管和N管的尺寸。圖3-8 輸出緩沖級(jí)計(jì)算類(lèi)似于輸入級(jí)：3.2.6 輸入保護(hù)電路設(shè)計(jì)因?yàn)镸OS器件的柵極有極高的絕緣電阻，當(dāng)柵極處于浮置狀態(tài)時(shí)，由于某種原因（如觸摸），感應(yīng)的電荷無(wú)法很快地泄放掉。而MOS器件的柵氧化層極薄，這些感應(yīng)的電荷使得MOS器件的柵與襯底之間產(chǎn)生非常高的電場(chǎng)。該電場(chǎng)強(qiáng)度如果超過(guò)柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使MOS器件失效，因此要設(shè)置保護(hù)電路。 可設(shè)計(jì)如圖3-9所示的輸入保護(hù)電路。保護(hù)電路中

13、的電阻可以是擴(kuò)散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為300500。二極管的有效面積可取500m2，或用Shockley方程計(jì)算。 由于保護(hù)電路計(jì)算比較復(fù)雜，因此在版圖設(shè)計(jì)中直接調(diào)用庫(kù)中的標(biāo)準(zhǔn)pad，因其包含保持電路，就不必另外的保護(hù)電路設(shè)計(jì)。圖3-9 保護(hù)電路至此，完成了全部器件的參數(shù)計(jì)算，匯總列出各級(jí)N管和P管的尺寸如下：輸入級(jí)： 內(nèi)部反相器; 輸入緩沖級(jí)： 內(nèi)部邏輯門(mén)： 緩沖輸出級(jí)： 輸出級(jí)： 3.3 功耗與延遲估算在估算延時(shí)、功耗時(shí)，從輸入到輸出選出一條級(jí)數(shù)最多的支路進(jìn)行估算。74HC139電路從輸入到輸出的所有各支路中，只有Cs端加入了緩沖級(jí)，因而增加了延時(shí)與功耗，因此在估算

14、延時(shí)、功耗時(shí)，就以Cs支路電路圖(如下圖所示)來(lái)簡(jiǎn)化估算。圖3-10 估算延時(shí)、功耗Cs支路電路3.3.1 模型簡(jiǎn)化由于在實(shí)際工作中，四個(gè)三輸入與非門(mén)中只有一個(gè)可被選通并工作，而另三個(gè)不工作，所以估算功耗時(shí)只估算上圖所示的支路即可。在Cs端經(jīng)三級(jí)反相器后，將不工作的三個(gè)三輸入與非門(mén)等效為負(fù)載電容CL1，而將工作的一個(gè)三輸入與非門(mén)的兩個(gè)輸入接高電平，只將Cs端信號(hào)加在反相器上。在X點(diǎn)之前的電路，由于A0，A1，Cs均為輸入級(jí)，雖然A0、A1比Cs少一個(gè)反相器，作為工程估算，可以認(rèn)為三個(gè)輸入級(jí)是相同的，于是，估算功耗時(shí)對(duì)X點(diǎn)這前的部分只要計(jì)算Cs這一個(gè)支路，最后將結(jié)果乘以3倍就可以了。在X點(diǎn)之后的

15、電路功耗，則只計(jì)算一個(gè)支路。3.3.2 功耗估算CMOS電路的功耗中一般包括靜態(tài)功耗、瞬態(tài)功耗、交變功耗。由于CMOS電路忽略漏電，靜態(tài)功耗近似為0，工作頻率不高時(shí)，也可忽略交變功耗，則估算時(shí)只計(jì)算瞬態(tài)功耗PT即可。PT是上述Cs支路各級(jí)器件功耗的總和（共有6級(jí)），即：PT=CL總Vdd2fmax其中：為本級(jí)漏極PN結(jié)電容，按3.2.2相關(guān)公式計(jì)算： 為與本級(jí)漏極相連的下一級(jí)柵電容，按3.2.2的計(jì)算（這里忽略輸入提拉管的電容做近似計(jì)算）：為本級(jí)漏連接到下一級(jí)柵連線雜散電容，其值較小，可忽略不計(jì)。為斷開(kāi)的三個(gè)三輸入的非門(mén)柵電容，按3.2.2的計(jì)算（這里取其中一個(gè)門(mén)做近似）：=為最后一級(jí)（即輸出

16、級(jí)）的下一級(jí)柵電容，即負(fù)載電容15pF。X前、X后表示Cs支路電路中X點(diǎn)之前或X點(diǎn)之后的所有器件。 對(duì)于74HC139器件，整個(gè)芯片功耗為2PT: 符合設(shè)計(jì)要求。3.3.3 延遲估算算出每一級(jí)等效反相器延遲時(shí)間，總的延遲時(shí)間為各級(jí)（共6級(jí)）延遲時(shí)間的總和。各級(jí)等效反相器延遲時(shí)間可用下式估算： 各字母的意義如圖3-11所示。圖3-11 延遲時(shí)間，上升與下降時(shí)間由上面的計(jì)算可以看出，即最后一級(jí)（即輸出級(jí)）的下一級(jí)柵電容比起其它電容都大得多，在這里為了簡(jiǎn)化運(yùn)算，用最后一級(jí)功耗乘以級(jí)數(shù)進(jìn)行估算。所以有 符合設(shè)計(jì)要求。4.電路模擬電路模擬中為了減小工作量，使用上述功耗與延遲估算部分用過(guò)的Cs支路電路圖。

17、為了計(jì)算出功耗，在兩個(gè)電源支路分別加入一個(gè)零值電壓源VI1和VI2，電壓值為零（如下圖3-12所示），在模擬時(shí)進(jìn)行直流掃描分析，然后就可得出功耗。圖3-12 電路模擬用Cs支路電路把此電路圖轉(zhuǎn)化為SPICE文件，加入電路特性分析指令和控制語(yǔ)句，即可進(jìn)行電路模擬。首先，寬長(zhǎng)比采用計(jì)算的數(shù)據(jù)，進(jìn)行一次仿真模擬，但是，從仿真模擬的結(jié)果并不理想，直流分析的轉(zhuǎn)變電平?jīng)]有達(dá)到1.4V，瞬時(shí)分析的輸出波形是一個(gè)三角波，達(dá)不到設(shè)計(jì)要求，故為了改變轉(zhuǎn)變電平，對(duì)輸入級(jí)管的寬長(zhǎng)比進(jìn)行修改。為了改變瞬時(shí)分析時(shí)輸出的波形，對(duì)輸出級(jí)管的寬長(zhǎng)比也進(jìn)行適當(dāng)?shù)男薷?，以符合設(shè)計(jì)的要求。通過(guò)修改的寬長(zhǎng)比如下：輸入級(jí)： 輸出級(jí)： 修

18、改為以上數(shù)值后，進(jìn)行下列各參數(shù)的模擬分析。4.1直流分析直流分析：當(dāng)VCS由0.4V變化到2.4V過(guò)程中，觀察波形得到閾值電壓（狀態(tài)轉(zhuǎn)變電平）VI*。VI*的值應(yīng)為1.4V。直流分析的電路圖如圖4-1所示，其對(duì)應(yīng)的SPICE文件如圖4-2所示，直流分析的輸入輸出電壓曲線如圖4-3所示。圖4-1 直流分析電路圖圖4-2 直流分析SPICE設(shè)置圖4-3 直流分析輸入輸出電壓關(guān)系分析：從電壓關(guān)系可以看出，轉(zhuǎn)變電平大約在1.4V左右，符合設(shè)計(jì)的要求。因此所畫(huà)電路通過(guò)了直流分析測(cè)試。4.2 瞬態(tài)分析從波形中得到tpLH、tpHL、tr和tf，然后進(jìn)行相關(guān)計(jì)算。瞬態(tài)分析的電路圖見(jiàn)圖4-4所示，其對(duì)應(yīng)的瞬態(tài)

19、分析的SPICE文件設(shè)置見(jiàn)圖4-5所示。對(duì)應(yīng)的瞬態(tài)分析的結(jié)果見(jiàn)圖4-6。圖4-4 瞬態(tài)分析電路圖圖4-5 瞬時(shí)分析SPICE設(shè)置圖4-6 瞬態(tài)分析輸入輸出電壓關(guān)系由W-edit可以得到其瞬態(tài)參數(shù)如下：tr=1.93ns tf =2.45ns tpLH=2.60ns tpHL=3.29ns 則滿足電路設(shè)計(jì)要求。4.3 功耗分析對(duì)電壓源VI1和VI2進(jìn)行直流掃描分析：“.dc lin source VI1 0 5 0.1 sweep lin source VI2 0 5 0.1 ”，輸出“.print dc p( VI1) p(VI2)”。功耗分析的電路原理圖見(jiàn)圖4-7，SPICE文件設(shè)置見(jiàn)圖4-

20、8，功耗分析結(jié)果見(jiàn)圖4-9。這里的功耗分析采用的是靜態(tài)功耗，所以這里沒(méi)有加入脈沖源，只有直流電源。圖4-7 功耗分析電路原理圖圖4-8 功耗分析SPICE設(shè)置圖4-9 功耗分析結(jié)果從波形中得出p( VI1 )max=-782.46pW p(VI2)max=-102.24nW，總功耗： Ptotal2×3×p( VI1 )maxp(VI2)max=209nW模擬分析得到的結(jié)果與設(shè)計(jì)指標(biāo)比較?？梢钥闯?，這次的電路設(shè)計(jì)滿足設(shè)計(jì)要求。5. 版圖設(shè)計(jì)這次的版圖設(shè)計(jì)采用的是層次化、全手工設(shè)計(jì)版圖。所謂的層次化設(shè)計(jì)版圖，就是先設(shè)計(jì)單元版圖，由簡(jiǎn)單的單元版圖再組成較復(fù)雜的單元版圖，一層層設(shè)

21、計(jì)，直至完成芯片的整體版圖。5.1 輸入級(jí)的設(shè)計(jì)輸入級(jí)的設(shè)計(jì)如圖5-1所示，這里根據(jù)電路圖，由于提拉管的寬長(zhǎng)比只有1，所以這里的多晶硅柵的寬度采用6，其余的多晶硅柵采用2的設(shè)計(jì)方法。圖5-1 輸入級(jí)版圖5.2 內(nèi)部反相器的設(shè)計(jì)內(nèi)部反相器的寬長(zhǎng)比比較小，考慮到這個(gè)原因，采用了將源、漏極的區(qū)域擴(kuò)大的方法，以保證能夠符合設(shè)計(jì)規(guī)則。設(shè)計(jì)的版圖見(jiàn)圖5-2。圖5-2 內(nèi)部反相器版圖5.3 輸入和輸出緩沖門(mén)的設(shè)計(jì)對(duì)于緩沖門(mén)，由于其管的寬長(zhǎng)比比較大，這里采用了梳狀結(jié)構(gòu)，從而減少了其管的面積，有效的利用的設(shè)計(jì)空間，其設(shè)計(jì)原理與內(nèi)部反相器類(lèi)似。具體的版圖見(jiàn)圖5-3-1和5-3-2。 圖5-3-1 輸入緩沖門(mén) 圖5

22、-3-2 輸出緩沖門(mén)5.4 內(nèi)部邏輯門(mén)的設(shè)計(jì)內(nèi)部邏輯門(mén)涉及到的管比較多，區(qū)別于梳狀結(jié)構(gòu)，這里采用了多條多晶硅柵，而又考慮到盡量只用第一層金屬線來(lái)布線（這樣在總圖連接引線會(huì)更加方便，更加容易），這里引出了多晶硅柵分別接輸入端口。所設(shè)計(jì)的版圖見(jiàn)圖5-4。圖5-4 內(nèi)部邏輯門(mén)版圖5.5 輸出級(jí)的設(shè)計(jì)從計(jì)算中可以看出，輸出級(jí)的管的寬長(zhǎng)比相比其它級(jí)來(lái)說(shuō)是最大的，因此這里必須采用梳狀結(jié)構(gòu)。而且需要多個(gè)管并聯(lián)來(lái)實(shí)現(xiàn)較大的寬長(zhǎng)比。輸出級(jí)的版圖見(jiàn)圖5-5。圖5-5 輸出級(jí)的版圖5.6 連接成總電路圖至此，每一個(gè)級(jí)的版圖都設(shè)計(jì)出來(lái)了，現(xiàn)在可以進(jìn)行各個(gè)版圖的整合成總的版圖。按照?qǐng)D3-2所示的邏輯圖接線，得到最終的電

23、路版圖（見(jiàn)附錄B）。得到電路版圖后，算是大部分工作完成了，但是總電路圖還需要加上焊盤(pán)，這里引入了PAD模塊焊盤(pán)，一方面作保護(hù)電路使用，另一方面，則用來(lái)連接外部電路。加上焊盤(pán)后的電路總圖見(jiàn)附錄C。5.7 版圖檢查5.7.1 版圖設(shè)計(jì)規(guī)則檢查（DRC）這一個(gè)操作與每一個(gè)子模塊的設(shè)計(jì)必須同步進(jìn)行。做DRC檢查時(shí)應(yīng)該分成小塊（單元）檢查。每一部分做成一個(gè)單元，每個(gè)單元進(jìn)行DRC檢查。在全部通過(guò)后，將單元組合成電路，最終做一次全版圖的DRC，以確保全版圖正確?？倛D的版圖設(shè)計(jì)規(guī)則檢查見(jiàn)圖5-7所示。圖5-7 總圖的DRC檢查由DRC檢查結(jié)果可以看出，總圖能夠通過(guò)DRC檢查。注：考慮到焊盤(pán)加上后DRC檢查不

24、通過(guò)的問(wèn)題，這里只對(duì)沒(méi)有加焊盤(pán)的進(jìn)行DRC檢查。5.7.2 電路網(wǎng)表匹配（LVS）檢查電路圖提取的網(wǎng)表文件(.sp)與版圖提取的網(wǎng)表文件(.spc)，進(jìn)行元件和節(jié)點(diǎn)的匹配檢查。如果匹配，表明版圖的連接及版圖中各管子的生成是正確的。因此，只要保證電路圖是正確的，LVS檢查就可以驗(yàn)證版圖的正確性。LVS檢查的結(jié)果見(jiàn)圖5-8。圖5-8 總圖LVS對(duì)照檢查結(jié)果由結(jié)果可以看出，電路原理圖與電路版圖匹配正確。5.7.3 版圖數(shù)據(jù)的提交所設(shè)計(jì)的版圖通過(guò)DRC和LVS的檢查，及ERC檢查(本次設(shè)計(jì)不做)，然后轉(zhuǎn)換成制造掩膜用的碼流數(shù)據(jù)。轉(zhuǎn)換成的碼流數(shù)據(jù)見(jiàn)圖5-9。圖5-9 碼流數(shù)據(jù)截圖6. 總圖的整理到這里，

25、原理圖以及版圖的設(shè)計(jì)都完成了。整理總的原理圖和總的版圖（見(jiàn)附錄A、附錄B、附錄C）。7. 經(jīng)驗(yàn)與體會(huì)這次的課程設(shè)計(jì)的主要內(nèi)容是集成電路芯片74HC139設(shè)計(jì)，歷時(shí)兩個(gè)星期，兩個(gè)星期的辛勞，收獲了兩個(gè)星期的成果。這是我上大學(xué)以來(lái)的第一次感覺(jué)比較專業(yè)的一次課程設(shè)計(jì)。最初接觸到這樣一個(gè)設(shè)計(jì)，感覺(jué)是比較無(wú)從入手，翻開(kāi)指導(dǎo)書(shū)，見(jiàn)到的是密密麻麻的文字，加上看不懂的公式，不禁有一種比較大的壓力。正如霍金所說(shuō)的：“公式多一條，讀者將會(huì)減少一半?！币腔艚鸾淌谡f(shuō)的是對(duì)的，那么這一本小小的課程設(shè)計(jì)恐怕比較少人會(huì)看。但是，課程設(shè)計(jì)是我們學(xué)習(xí)的必經(jīng)階段，因此，只能慢慢去實(shí)踐了。第一天陳老師和劉老師開(kāi)設(shè)了課程設(shè)計(jì)的課，

26、在課上，老師講解了設(shè)計(jì)的主要步驟。想到我對(duì)這個(gè)設(shè)計(jì)還是一無(wú)所知，我聽(tīng)課比較認(rèn)真，通過(guò)這次的設(shè)計(jì)指導(dǎo)課，我基本了解了設(shè)計(jì)的概況，以及有了一個(gè)比較基本的設(shè)計(jì)規(guī)劃目標(biāo)。目標(biāo)確定，接下來(lái)就要踏出設(shè)計(jì)的第一步。萬(wàn)事開(kāi)頭難，為了確定電路的各個(gè)參數(shù)，我們必須進(jìn)行相關(guān)參數(shù)的計(jì)算。雖說(shuō)是計(jì)算，但是在計(jì)算中卻遇到了不少的問(wèn)題，由于計(jì)算的公式比較復(fù)雜，因此算起結(jié)果來(lái)也是非常不容易的，這要求我們要細(xì)心，對(duì)每一件事都要有仔細(xì)的有始有終，我們開(kāi)頭幾天都是蹲在課室里，由早到晚計(jì)算，也為了互相幫助，大家都很愿意地留在課室，以方便交流。計(jì)算是一件較為長(zhǎng)遠(yuǎn)和遇到問(wèn)題比較多的事。當(dāng)然除了細(xì)心，聰明才智還是可以派上用場(chǎng)。在利用電容的

27、關(guān)系計(jì)算寬長(zhǎng)比是這次計(jì)算中的難點(diǎn)，許多同學(xué)花了比較多的時(shí)間在這個(gè)計(jì)算上，為了簡(jiǎn)化計(jì)算，我想了很多的方法，嘗試過(guò)利用計(jì)算機(jī)的解方程軟件幫忙，但是，由于未知參數(shù)以及數(shù)據(jù)實(shí)在比較多，輸入到計(jì)算機(jī)并不好表達(dá)，最后只好放棄了這個(gè)念頭，還是得實(shí)實(shí)在在的計(jì)算吧。計(jì)算的過(guò)程真的不好弄，當(dāng)我在苦算時(shí)，有同學(xué)已經(jīng)算出了結(jié)果，我借鑒了一下他的結(jié)果，利用他的結(jié)果，我大概估算了一下原方程的數(shù)量級(jí)，我恍然大悟，計(jì)算并不復(fù)雜，只要知道結(jié)果的大概數(shù)量級(jí)，利用其數(shù)量級(jí)的關(guān)系，可以使原方程大為簡(jiǎn)化，而且簡(jiǎn)化后求得的結(jié)果與精確計(jì)算的結(jié)果相差無(wú)幾。我按照自己簡(jiǎn)化的方法計(jì)算，終于解決了計(jì)算的難關(guān)。計(jì)算完成，接下來(lái)的是電路模擬，相比起計(jì)算，電路模擬的難度比較少，主要的困難是模擬軟件各參數(shù)的設(shè)置，不過(guò)由于通過(guò)作業(yè)，有了對(duì)Tanner Pro軟件的基本了解，因此這次的設(shè)置并不難。很快，電路模擬完成了。接下來(lái)的是版圖的