FPGA的異步時(shí)鐘設(shè)計(jì)中的同步策略

1、FPGA的異步時(shí)鐘設(shè)計(jì)中的同步策略關(guān)鍵字:FPGA異步時(shí)鐘雙鎖存器法1 引言基于FPGA的數(shù)字系統(tǒng)設(shè)計(jì)中大都推薦采用同步時(shí)序的設(shè)計(jì),也就是單時(shí)鐘系統(tǒng)。但是實(shí)際的工程中,純粹單時(shí)鐘系統(tǒng)設(shè)計(jì)的情況很少,特別是設(shè)計(jì)模塊與外圍芯片的通信中,跨時(shí)鐘域的情況經(jīng)常不可避免。如果對(duì)跨時(shí)鐘域帶來(lái)的亞穩(wěn)態(tài)、采樣丟失、潛在邏輯錯(cuò)誤等等一系列問(wèn)題處理不當(dāng),將導(dǎo)致系統(tǒng)無(wú)法運(yùn)行。本文總結(jié)出了幾種同步策略來(lái)解決跨時(shí)鐘域問(wèn)題。2 異步設(shè)計(jì)中的亞穩(wěn)態(tài)觸發(fā)器是FPGA設(shè)計(jì)中最常用的基本器件。觸發(fā)器工作過(guò)程中存在數(shù)據(jù)的建立(setup和保持(hold時(shí)間。對(duì)于使用上升沿觸發(fā)的觸發(fā)器來(lái)說(shuō),建立時(shí)間就是在時(shí)鐘上升沿到來(lái)之前,觸發(fā)器數(shù)據(jù)

2、端數(shù)據(jù)保持穩(wěn)定的最小時(shí)間。而保持時(shí)間是時(shí)鐘上升沿到來(lái)之后,觸發(fā)器數(shù)據(jù)端數(shù)據(jù)還應(yīng)該繼續(xù)保持穩(wěn)定的最小時(shí)間。我們把這段時(shí)間成為setup-hold時(shí)間(如圖1所示。在這個(gè)時(shí)間參數(shù)內(nèi),輸入信號(hào)在時(shí)鐘的上升沿是不允許發(fā)生變化的。如果輸入信號(hào)在這段時(shí)間內(nèi)發(fā)生了變化,輸出結(jié)果將是不可知的,即亞穩(wěn)態(tài)(Metastability。 一個(gè)信號(hào)在過(guò)渡到另一個(gè)時(shí)鐘域時(shí),如果僅僅用一個(gè)觸發(fā)器將其鎖存,那么采樣的結(jié)果將可能是亞穩(wěn)態(tài)。這也就是信號(hào)在跨時(shí)鐘域時(shí)應(yīng)該注意的問(wèn)題。如圖2所示。 信號(hào)dat經(jīng)過(guò)一個(gè)鎖存器的輸出數(shù)據(jù)為a_dat。用時(shí)鐘b_clk進(jìn)行采樣的時(shí)候,如果a_dat正好在b_clk的setup-hold時(shí)間

3、內(nèi)發(fā)生變化,此時(shí)b_ dat就既不是邏輯“1”,也不是邏輯“0”,而是處于中間狀態(tài)。經(jīng)過(guò)一段時(shí)間之后,有可能回升到高電平,也有可能降低到低電平。輸出信號(hào)處于中間狀態(tài)到恢復(fù)為邏輯“1”或邏輯“0”的這段時(shí)間,我們稱之為亞穩(wěn)態(tài)時(shí)間。觸發(fā)器進(jìn)入亞穩(wěn)態(tài)的時(shí)間可以用參數(shù)MTBF(Mean Time Between Failures來(lái)描述,MTBF即觸發(fā)器采樣失敗的時(shí)間間隔,表示為: 其中fclock表示系統(tǒng)時(shí)鐘頻率,fdata代表異步輸入信號(hào)的頻率,tmet代表不會(huì)引起故障的最長(zhǎng)亞穩(wěn)態(tài)時(shí)間,C1和C2分別為與器件特性相關(guān)的常數(shù)。如果MTBF 很大,就認(rèn)為這個(gè)設(shè)計(jì)在實(shí)際工作中是能夠正常運(yùn)行的,不會(huì)因?yàn)閬喎€(wěn)

4、態(tài)導(dǎo)致整個(gè)系統(tǒng)的失效。當(dāng)觸發(fā)器處于亞穩(wěn)態(tài),且處于亞穩(wěn)態(tài)的時(shí)間超過(guò)了一個(gè)時(shí)鐘周期,這種不確定的狀態(tài)還會(huì)影響到下一級(jí)的觸發(fā)器,最終導(dǎo)致連鎖反應(yīng),從而使整個(gè)系統(tǒng)功能失常。3 同步策略在異步設(shè)計(jì)中,完全避免亞穩(wěn)態(tài)是不可能的。因此,設(shè)計(jì)的基本思路應(yīng)該是:首先盡可能減少出現(xiàn)亞穩(wěn)態(tài)的可能性,其次是盡可能減少出現(xiàn)亞穩(wěn)態(tài)并給系統(tǒng)帶來(lái)危害的可能性。以下是根據(jù)實(shí)際工作總結(jié)出來(lái)的幾種同步策略。3.1 雙鎖存器法為了避免進(jìn)入亞穩(wěn)態(tài),應(yīng)當(dāng)使參數(shù)MTBF盡可能大。通常采用的方法是雙鎖存器法,即在一個(gè)信號(hào)進(jìn)入另一個(gè)時(shí)鐘域之前,將該信號(hào)用兩個(gè)鎖存器連續(xù)鎖存兩次(如圖3所示。理論研究表明這種設(shè)計(jì)可以將出現(xiàn)亞穩(wěn)態(tài)的幾率降低到一個(gè)很

5、小的程度,但這種方法同時(shí)帶來(lái)了對(duì)輸入信號(hào)的一級(jí)延時(shí),需要在設(shè)計(jì)時(shí)鐘的時(shí)候加以注意。 對(duì)于上面的雙鎖存器法,如果a_clk的頻率比b_clk的頻率高,將可能出現(xiàn)因?yàn)閐at變化太快,而使b_clk無(wú)法采樣的問(wèn)題。即在信號(hào)從快時(shí)鐘域向慢時(shí)鐘域過(guò)渡的時(shí)候,如果信號(hào)變化太快,慢時(shí)鐘將可能無(wú)法對(duì)該信號(hào)進(jìn)行正確的采樣,所以在使用雙鎖存器法的時(shí)候,應(yīng)該使原始信號(hào)保持足夠長(zhǎng)的時(shí)間,以便另一個(gè)時(shí)鐘域的鎖存器可以正確地對(duì)其進(jìn)行采樣。3.2 結(jié)繩法由于雙鎖存器法在快時(shí)鐘域向慢時(shí)鐘域過(guò)渡中可能存在采樣失效的問(wèn)題,我們引入了一種安全的跨時(shí)鐘域的方法:結(jié)繩法。結(jié)繩法適合任何時(shí)鐘域的過(guò)渡(clk1,clk2的頻率和相位關(guān)系可

6、以任意選定,如圖4所示。 圖4中的_clk1表示該信號(hào)屬于clk1時(shí)鐘域,_clk2的信號(hào)表示該信號(hào)屬于clk2時(shí)鐘域。在兩次src_req_clk1之間被src_vld_clk1結(jié)繩(Pluse2Toggle。將src_vldclk1用雙鎖存器同步以后,該信號(hào)轉(zhuǎn)換為dst_req_clk2(Toggle2Pluse。同理,用dst_vld_clk2將dat_req_clk2結(jié)繩,dst_vld_clk2表明在clk2時(shí)鐘域中,src_dat_clk1已經(jīng)可以進(jìn)行正確的采樣了。最后將dst_vld_clk2轉(zhuǎn)換為dst_ack_clk1(Synchronizer and Toggle2Plus

7、e。dst_ack_clk表明src_dat_clk1已經(jīng)被clk2正確采樣了,此后clk1時(shí)鐘域就可以安全地傳輸下一個(gè)數(shù)據(jù)了。可以看出,結(jié)繩法的關(guān)鍵是將信號(hào)結(jié)繩以后,使其保持足夠長(zhǎng)的時(shí)間,以便另一個(gè)時(shí)鐘可以正確采樣。圖5描述了結(jié)繩法的具體實(shí)現(xiàn),主要包括3個(gè)基本單元: Pluse2Toggle、Synchronizer和Toggle2Pluse。 Pluse2Toggle模塊負(fù)責(zé)將兩個(gè)脈沖信號(hào)結(jié)繩,即將單脈沖信號(hào)延長(zhǎng);Synchronizer模塊用雙鎖存器法將得到的信號(hào)過(guò)渡到另一個(gè)時(shí)鐘域;Toggle2Pluse模塊與Pluse2Toggle功能相對(duì),即將延長(zhǎng)的脈沖信號(hào)還原為單脈沖,這里用到了異或門(mén)。整體的設(shè)計(jì)思想就是用Pluse2Toggle將信號(hào)延長(zhǎng),用Synchronizer過(guò)渡,再用Toggle2Pluse還原,以保證另一個(gè)時(shí)鐘域可以正確采樣,而接收方用相反的流程送回響應(yīng)信號(hào)。結(jié)繩法可以解決快時(shí)鐘域向慢時(shí)鐘域過(guò)渡的問(wèn)題,且適用的范圍很廣。但是結(jié)繩法實(shí)現(xiàn)較復(fù)雜,在設(shè)計(jì)要求較高的場(chǎng)合應(yīng)該慎用。4 結(jié)束語(yǔ)本文