數(shù)據(jù)選擇器與數(shù)據(jù)分配器

1、3.3 數(shù)據(jù)選擇器與數(shù)據(jù)分配器本次重點(diǎn)內(nèi)容:1、數(shù)據(jù)選擇器的電路原理與功能。2、用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)。3、數(shù)字分配器的電路和功能教學(xué)過程在多路數(shù)據(jù)傳輸過程中,經(jīng)常需要將其中一路信號(hào)挑選出來進(jìn)行傳輸,這就需要用到數(shù)據(jù)選擇器。在數(shù)據(jù)選擇器中,通常用地址輸入信號(hào)來完成挑選數(shù)據(jù)的任務(wù)。如一個(gè)4選1的數(shù)據(jù)選擇器,應(yīng)有兩個(gè)地址輸入端,它共有22=4種不同的組合,每一種組合可選擇對(duì)應(yīng)的一路輸入數(shù)據(jù)輸出。同理,對(duì)一個(gè)8選1的數(shù)據(jù)選擇器,應(yīng)有3個(gè)地址輸入端。其余類推。而多路數(shù)據(jù)分配器的功能正好和數(shù)據(jù)選擇器的相反,它是根據(jù)地址碼的不同,將一路數(shù)據(jù)分配到相應(yīng)的一個(gè)輸出端上輸出。根據(jù)地址碼的要求,從多路輸入信號(hào)中選擇

2、其中一路輸出的電路,稱為數(shù)據(jù)選擇器。其功能相當(dāng)于一個(gè)受控波段開關(guān)。多路輸入信號(hào):N個(gè)。輸出:1個(gè)。地址碼:n位。應(yīng)滿足2nN。(一、4選1數(shù)據(jù)選擇器1、邏輯電路:D3、D2、D1、D0為數(shù)據(jù)輸入端,A1、A0為地址信號(hào)輸入端,Y為數(shù)據(jù)輸出端,ST為使能端,又稱選通端,輸入低電平有效。2、真值表:4選取1數(shù)據(jù)選擇器的真值表。 3.由真值表可寫出輸出邏輯函數(shù)式(二8選1數(shù)據(jù)選擇器MSI器件TTL 8:選1數(shù)據(jù)選擇器CT74LS1511.邏輯功能示意圖:D7、D6、D5、D4、D3、D2、D1、D為數(shù)據(jù)輸入端,A2、A1、A為地址信號(hào)輸入端。Y和 為互補(bǔ)輸出端,ST為使能端,又稱選通端,輸入低電平有

3、效。2.數(shù)據(jù)選擇器CT74LS151的真值表 3.輸出邏輯函數(shù):?ST=1 , ?Y=0 , ?.?ST=0 , ?,?Y= (A 2A 1A 0D 0 +A 2A 1A 0D 1 +A 2A 1A 0D 2 +A 2A 1A 0D 3 +A 2A 1A 0D 4 +A 2A 1A 0D 5+A 2A 1A 0D 6 + A 2A 1A 0D 7 STY= A 2A 1A 0D 0 +A 2A 1A 0D 1 +A 2A 1A 0D 2 +A 2A 1A 0D 3 +A 2A 1A 0D 4+A 2A 1A 0D 5 +A 2A 1A 0D 6 + A 2A 1A 0D 7(三用數(shù)據(jù)選擇器實(shí)現(xiàn)

4、組合邏輯函數(shù)實(shí)現(xiàn)原理:數(shù)據(jù)選擇器是一個(gè)邏輯函數(shù)的最小項(xiàng)輸出器: 而任何一個(gè)n 位變量的邏輯函數(shù)都可變換為最小項(xiàng)之和的標(biāo)準(zhǔn)式 ,Ki 的取值為0或1,所以,用數(shù)據(jù)選擇器可很方便地實(shí)現(xiàn)邏輯函數(shù)。 例1: 試用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)Y =AB +AC +BC 。解: (1選用數(shù)據(jù)選擇器。由于邏輯函數(shù)Y 中有A 、B 、C 三個(gè)變量,所以,可選用8選1數(shù)據(jù)選擇器,現(xiàn)選用CT74LS151。(2寫出邏輯函數(shù)的標(biāo)準(zhǔn)與一或表達(dá)式。邏輯函數(shù)Y 的標(biāo)準(zhǔn)與一或表達(dá)式為Y=AB+AC+BC寫出最小項(xiàng)的表達(dá)式為: 寫出4選1數(shù)據(jù)選擇器的輸出表達(dá)式Y(jié) 為: Y YY ´=301201101001D D D D

5、 A A +A A +A A +A A(3比較Y 和Y 兩式中最小項(xiàng)的對(duì)應(yīng)關(guān)系。設(shè)Y =Y ,A =A 1 ,B =A 0 , Y 式中包含Y 式中的最小項(xiàng)時(shí),數(shù)據(jù)取1,不包含Y 式中的最小項(xiàng)時(shí),數(shù)據(jù)取0,得D 0=0, D 1=C D 2=C, D 3=1,(4畫連線圖。根據(jù)上式可畫出圖11-2所示的連線圖。當(dāng)邏輯函數(shù)的變量個(gè)數(shù)多于數(shù)據(jù)選擇器的地址輸入變量的個(gè)數(shù)時(shí),應(yīng)分離出多余的變量,將余下的變量分別有序地加到數(shù)據(jù)選擇器的地址輸入端上。 例2 用雙4選1數(shù)據(jù)選擇器CC14539和非門構(gòu)成一位全加器。 解:(1設(shè)定變量,列真值表。 設(shè)二進(jìn)制數(shù)在第i 位相加輸入變量:被加數(shù)A i ,加數(shù)B i

6、,來自低位的進(jìn)位數(shù)C i-1 輸出邏輯函數(shù):本位和S i ,向相鄰高位的進(jìn)位數(shù)為C i 其真值表如下所示。 +=+=+=-i i i i i i i i i i i i i i i i i i i i i i i i i i i i i i i i i i B A C B A C B A C B A C B A C B A C B A C C B A C B A C B A C B A S 1111111111+=+=3 C iC i-1 C i-1(2寫出輸出邏輯函數(shù)表達(dá)式:(3寫出數(shù)據(jù)選擇器的輸出邏輯函數(shù).CC14539的輸出邏輯函數(shù)式為(4將全加器的輸出邏輯函數(shù)式和數(shù)據(jù)選擇器的輸出邏輯函數(shù)式進(jìn)行比較。設(shè)Si =1Y 、Ai =A 1、Bi =A 0時(shí),則C i-1 = 1D 0 = 1D 3C i-1 = 1D 1 = 1D 2設(shè)C i = 2Y ,A i = A 1 , B i = A 0時(shí),則C i-1 = 2D 1 = 2D 22