eda基于FPGA的波形發(fā)生器要點(diǎn)

1、jiangsu university of science and technologyEDA實(shí)驗(yàn)設(shè)計(jì)報(bào)告題 目：基于FPGA勺波形發(fā)生器作 者：學(xué) 號(hào)：專業(yè)年級(jí)：指導(dǎo)教師：摘要：本設(shè)計(jì)是采用了 EDA技術(shù)設(shè)計(jì)的函數(shù)信號(hào)發(fā)生器。此函數(shù)信號(hào)發(fā)生器的實(shí) 現(xiàn)是基于FPGA語(yǔ)言描述各個(gè)波形產(chǎn)生模塊，然后在 Quartus U軟件上實(shí)現(xiàn)波形 的編譯，仿真和下載到Cyclone芯片上。整個(gè)系統(tǒng)由波形產(chǎn)生模塊、波形選擇模 塊、波形頻率控制和波形幅度控制四個(gè)部分組成。 最后經(jīng)過(guò)Quartus U軟件仿真, 證明此次設(shè)計(jì)可以通過(guò)波形選擇模塊的設(shè)定來(lái)選擇波形輸出， 輸出正弦波、方波、 三角波等規(guī)定波形，并可以通過(guò)

2、頻率控制和幅度控制改變波形。關(guān)鍵字：VHDL Quartus n； Cyclone ;函數(shù)信號(hào)發(fā)生器一、Quartus II軟件簡(jiǎn)介1.1 Quartus II軟件介紹Quartus II是Alera公司推出的一款功能強(qiáng)大，兼容性最好的EDA工具軟件。該軟件界面友好、使用便捷、功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，具有開(kāi)放性、與 結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)完全集成化豐富的設(shè)計(jì)庫(kù)、模塊化工具、支持多種硬件描述語(yǔ)言及有多種高級(jí)編程語(yǔ)言接口等特點(diǎn)。Quartus II是Altera 公司推出的 CPLD/FPG研發(fā)工具，Quartus II提供了完全集成且 與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)

3、計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；芯片平面布 局連線編輯；功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具；定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析；可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來(lái)生成編程文件；使用組合編譯方式可一次完成整體設(shè)計(jì)流程；自動(dòng)定位編譯錯(cuò)誤；高效的期間編程與驗(yàn)證工具；可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方 EDA軟件使用的VHDL網(wǎng)表文 件和Verilog 網(wǎng)表文件。1

4、.2 Quartus II軟件設(shè)計(jì)流程(1) 打開(kāi) Quartus II 軟件。(2) 選擇路徑。注意：工作目錄名不能有中文。(3) 添加設(shè)計(jì)文件。(4) 選擇 FPGA器件。Family 選擇 Cyclone，240，8。(5) 建立原理圖或用 VHDL語(yǔ)言描述設(shè)計(jì)電路。(6) 對(duì)原理圖或用VHDL語(yǔ)言進(jìn)行編譯，無(wú)誤后進(jìn)行添加信號(hào)。(7) 對(duì)上述電路進(jìn)行仿真。(8) 進(jìn)行管腳分配。(9) 全局編譯。(10) 采用JTAG或AS模式進(jìn)行下載測(cè)試。二.DDS波形發(fā)生器理論分析2.1 DDS原理簡(jiǎn)介DDS基本結(jié)構(gòu)DDS與大多數(shù)的數(shù)字信號(hào)處理技術(shù)一樣，它的基礎(chǔ)仍然是奈圭斯特采樣定理。奈圭斯特采樣定理

5、是任何模擬信號(hào)進(jìn)行數(shù)字化處理的基礎(chǔ)，它描述的是一個(gè)帶限的模擬信號(hào)經(jīng)抽樣變成離散值后可不可以由這些離散值恢復(fù)原始模擬信號(hào)的問(wèn)題。奈圭斯特采樣定理告訴我們，當(dāng)抽樣頻率大于或者等于模擬信號(hào)最高頻率的兩倍時(shí)，可以由抽樣得到的離散信號(hào)無(wú)失真地恢復(fù)出原始模擬信號(hào)。只不過(guò)在DDS技術(shù)中，這個(gè)過(guò)程被顛倒過(guò)來(lái)了。DDS不是對(duì)模擬信號(hào)進(jìn)行抽樣，而是一個(gè)假定抽樣過(guò)程已經(jīng)發(fā)生且抽樣值已經(jīng)量化完成，如何通過(guò)某種方法把已經(jīng)量化的數(shù)值重建原始信號(hào)的問(wèn)題。DDS電路一般由參考時(shí)鐘、相位累加器、波形存儲(chǔ)器、D/A轉(zhuǎn)換器（DAC和低通濾波器（LPF）組成7。其結(jié)構(gòu)框圖如圖1-1所示。f仁LF1；A為波形存儲(chǔ)器位數(shù),用來(lái)作為整個(gè)系

6、統(tǒng)各其中，f為參考時(shí)鐘頻率，K為頻率控制字，N為相位累加器位數(shù), D為波形存儲(chǔ)器的數(shù)據(jù)位字長(zhǎng)和D/A轉(zhuǎn)換器位數(shù)。DDS系統(tǒng)中的參考時(shí)鐘通常由一個(gè)高穩(wěn)定度的晶體振蕩器來(lái)產(chǎn)生，個(gè)組成部分的同步時(shí)鐘。頻率控制字（Frequency Control Word， FCW實(shí)際上是二進(jìn)制編碼的相位增量值，它作為相位累加器的輸入累加值。相位累加器由加法器和寄存器級(jí)聯(lián)構(gòu)成，它將寄存器的輸出反饋到加法器的輸入端實(shí)現(xiàn)累加的功能。在每一個(gè)時(shí)鐘脈沖f ,相位累加器把頻率字K累加一次，累加器的輸出相應(yīng)增加一個(gè)步長(zhǎng)的相位增量，由此可以看出，相位累加器的輸出數(shù)據(jù)實(shí)質(zhì)上是以 K為步長(zhǎng)的線性遞增序列（在相位累加器產(chǎn)生溢出以前），

7、它反映了合成信號(hào)的相位信息。相位累加器的輸出與波形存儲(chǔ)器的地址線相連，相當(dāng)于對(duì)波形存儲(chǔ)器進(jìn)行查表，這樣就可以把存儲(chǔ)在波形存儲(chǔ)器中的信號(hào)抽樣值（二進(jìn)制編碼值）查出。在系統(tǒng)時(shí)鐘脈沖的作用下，相位累加器不停的累加， 即不停的查表。波形存儲(chǔ)器的輸出數(shù)據(jù)送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅度值轉(zhuǎn)換成所要求合成頻率的模擬量形 式信號(hào)，從而將波形重新合成出來(lái)。若波形存儲(chǔ)器中存放的是正弦波幅度量化數(shù)據(jù)，那么D/A轉(zhuǎn)換器的輸出是近似正弦波的階梯波， 還需要后級(jí)的低通平滑濾波器進(jìn)一步抑制不必要 的雜波就可以得到頻譜比較純凈的正弦波信號(hào)。圖1-2所示為DDS各個(gè)部分的輸出信號(hào)。由于受到字長(zhǎng)的限制， 相

8、位累加器累加到一定值后，就會(huì)產(chǎn)生一次累加溢出， 這樣波形存儲(chǔ)器的地址就會(huì)循環(huán)一次，輸出波形循環(huán)一周。相位累加器的溢出頻率即為合成信號(hào)的頻率?？梢?jiàn)，頻率控制字 K越大，相位累加器產(chǎn)生溢出的速度越快，輸出頻率也就越高。故改 變頻率字（即相位增量），就可以改變相位累加器的溢出時(shí)間，在參考頻率不變的條件下就 可以改變輸出信號(hào)的頻率。和位累加波形存翱器輸小器輸出圖3 DDS各部分輸出波形2.2 DDS主要性能指標(biāo)信號(hào)源的一個(gè)重要指標(biāo)就足能輸出頻率準(zhǔn)確町調(diào)的所需信號(hào)。一般傳統(tǒng)的信號(hào)發(fā)生器采用諧振法，即用具有頻率選擇性的正反饋州路來(lái)產(chǎn)生正弦振蕩，獲得所需頻率信號(hào)，但難以產(chǎn)生大量的具有同一穩(wěn)定度和準(zhǔn)確度的不同

9、頻率。利用頻率合成技術(shù)制成的信號(hào)發(fā)生器，通常被稱為頻率合成器。頻率合成器既要產(chǎn)生所需要的頻率，又要獲得純凈的信號(hào)。頻率合成 器的主要指標(biāo)如下：1 輸出頻率范圍（fminfmax）:指的是輸出的最小頻率和最大頻率之問(wèn)的變 化范圍。2.頻率穩(wěn)定度：指的是輸出頻率在一定時(shí)間間隔內(nèi)和標(biāo)準(zhǔn)頻率偏差的數(shù)值， 它分長(zhǎng)期、短期和瞬時(shí)穩(wěn)定度三種。3 頻率分辨率：頻率合成器的輸出頻譜通常是不連續(xù)的。頻率分辨率指的是輸出頻率 的最小間隔。4.頻率轉(zhuǎn)換時(shí)間：頻率切換時(shí)間指的是輸出由一種頻率轉(zhuǎn)換成另一頻率達(dá)到穩(wěn)定工作 所需的時(shí)間。5 頻譜純度：頻譜純度以雜散分量和相位噪聲柬衡量，雜散分量為諧波分量和非諧波 分量?jī)煞N，主

10、要由頻率合成過(guò)程中的非線性失真產(chǎn)生，相位噪聲是衡量輸出信號(hào)相位抖動(dòng)大小的參數(shù)。6.調(diào)制性能：指的是頻率合成器是否具有調(diào)幅（AM）、調(diào)頻（FM）、調(diào)相（PM）等功能。2.3 DDS頻率合成器優(yōu)缺點(diǎn)DDS頻率合成器具有以下優(yōu)點(diǎn)：（1）頻率分辨率高，輸出頻點(diǎn)多，可達(dá)2N個(gè)頻點(diǎn)（假設(shè)DDS相位累加器的字長(zhǎng)是 N）; （2）頻率切換速度快，可達(dá)us量級(jí)；（3）頻率切換時(shí)相位連續(xù)； 可以輸出寬帶正交信號(hào)；（5）輸出相位噪聲低，對(duì)參考頻率源的相位噪聲有改善作用；（6）可以產(chǎn)生任意波形；（7）全數(shù)字化實(shí)現(xiàn)，便于集成，體積小，重量輕。但DDS也有比較明顯的缺點(diǎn)：（I）輸出信號(hào)的雜散比較大；（2）輸出信號(hào)的帶寬受

11、到限制。 DDS輸出雜散比較大，這是由于信號(hào)合成過(guò)程中的相位截?cái)嗾`差、D/A轉(zhuǎn)換器的截?cái)嗾`差和D/A轉(zhuǎn)換器的非線性造成的。當(dāng)然隨著技術(shù)的發(fā)展，這些問(wèn)題正在逐步得到解決。如通過(guò)增 加波形ROM勺長(zhǎng)度以減小相位截?cái)嗾`差，通過(guò)增加波形ROM勺字長(zhǎng)和D/A轉(zhuǎn)換器的精度以減 小D/A量化誤差等。在比較新的DDS芯片中普遍都采用了 12bit的D/A轉(zhuǎn)換器。當(dāng)然一味靠 增加波形ROM勺深度和字長(zhǎng)的方法來(lái)減小雜散對(duì)性能的提高總是有限的。已有研究在對(duì)DDS輸出的頻譜做了大量的分析后，總結(jié)出了誤差的領(lǐng)域分布規(guī)律建立了誤差模型，在分析DDS頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法?？梢酝ㄟ^(guò)采樣的方法降低帶內(nèi)

12、誤差功率，可以通過(guò)隨機(jī)抖動(dòng)法提高無(wú)雜散動(dòng)態(tài)范圍，在D/A轉(zhuǎn)換器的低位上加擾打破 DDS俞出的周期性，從而把周期性的雜散分量打散使之均勻化。三.硬件電路設(shè)計(jì)3.1設(shè)計(jì)要求基于DDS與 FPGA技術(shù)設(shè)計(jì)一個(gè)函數(shù)器，能夠以穩(wěn)定的頻率產(chǎn)生三角波、梯形波、正弦波和方波，能夠調(diào)頻，調(diào)幅，方波能夠調(diào)節(jié)占空比。設(shè)置一個(gè)波形選擇開(kāi)關(guān)，通過(guò)此開(kāi)關(guān)可以選擇以上各種不同種類的輸出函數(shù)波形。3.2系統(tǒng)方案設(shè)計(jì)采用DDS技術(shù)來(lái)合成波形不僅簡(jiǎn)單可靠、控制方便，而且可以實(shí)現(xiàn)可編程和全數(shù)字化。目前市場(chǎng)上有很多性能優(yōu)良的專用DDS芯片，這些DDS芯片不僅有比較高的工作頻率，內(nèi)部集成了高精度的 D/A轉(zhuǎn)換器，并且還具備一定的調(diào)制功

13、能。但DDS專用芯片中的波形存儲(chǔ)器 多采用只讀存儲(chǔ)器(Read Only Memory，ROM)在芯片出產(chǎn)以前已經(jīng)將波形數(shù)據(jù)固化到ROM中，無(wú)法按用戶需求更改波形數(shù)據(jù)以產(chǎn)生任意波形。采用現(xiàn)場(chǎng)可編程邏輯陣列 (Field Programmable Gate Array ， FPGA設(shè)計(jì)DDS電路比專用DDS芯片更具靈活性。因?yàn)橹灰ㄟ^(guò)改變FPGA內(nèi)部波形存儲(chǔ)器中的波形數(shù)據(jù)，就可以實(shí)現(xiàn)任意波形輸出，這使得用FPGA來(lái)實(shí)現(xiàn)DDS具有相當(dāng)大的靈活性。相比之下，F(xiàn)PGA所能實(shí)現(xiàn)的功能完全取決于設(shè)計(jì)需求，可以簡(jiǎn)單也可以復(fù)雜，另外，F(xiàn)PGA芯片還支持在系統(tǒng)升級(jí)，雖然在精度和速度上略有不足，但是基本上能滿足絕

14、大數(shù)系統(tǒng)的要求，并且，將DDS設(shè)計(jì)嵌入到FPGA內(nèi)部所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會(huì)增加多少，而專用DDS芯片的價(jià)格一般也比FPGA高。因此，采用 FPGA來(lái)設(shè)計(jì)DDS系統(tǒng)具有較高的性價(jià)比。幅度控制字圖4系統(tǒng)設(shè)計(jì)流程圖3.3功能模塊設(shè)計(jì)3.3.1分頻模塊分頻模塊是將FPGA芯片內(nèi)部的50兆赫茲的時(shí)鐘脈沖進(jìn)行2的從1次方到16次方的分頻，然后取出16個(gè)中的一個(gè)。其部分設(shè)計(jì)程序如下：beginprocess(clk)beginif clk'eve nt and clk='1' the nif(qi=65535) thenqi<="00000000000000

15、00"else qi<=qi+1;end if;end if;end process;q<=qi(5);3.3.2相位累加器相位累加器是整個(gè) DDS的核心，它由一個(gè)加法器和一個(gè)寄存器構(gòu)成。加法器的一個(gè)輸入與寄存器輸出相連， 另一個(gè)輸入是外部輸入的頻率控制字。這樣，在每個(gè)時(shí)鐘到達(dá)時(shí)， 相位寄存器采樣上個(gè)時(shí)鐘周期內(nèi)相位寄存器的值與頻率控制字之和，并作為相位累加器在這一時(shí)鐘周期的輸出。頻率控制字決定了相應(yīng)的相位增量，相位累加器則不斷地對(duì)該相位增量進(jìn)行線性累加，當(dāng)相位累加器加滿量時(shí)就會(huì)產(chǎn)生一次溢出，從而完成一個(gè)周期性的動(dòng)作，這個(gè)動(dòng)作周期即是DDS合成信號(hào)的一個(gè)頻率周期。該模塊可使

16、用 Altera提供的宏模塊LPM_ADD_SUB 禾口 LPM_FF生成。333波形ROM查找表波形ROM模塊由ROM 1-port宏模塊生成，其地址線的位寬為 9位，數(shù)據(jù)線的位寬為 8 位，即一個(gè)周期的波形數(shù)據(jù)有 512個(gè)，每個(gè)數(shù)據(jù)占8位，其輸出可直接 DAC0832 ROM中的 MIF數(shù)據(jù)文件可使用 Mif_Maker2010.exe 軟件生成。sin romE： 4如己害s& 一 01，Wck亠匚c l ken"I任lock type: AUTO圖6正弦波ROM查找表 r7.01rfl > IBIBI HIHIB ll Itn_romj clocki_cdken

17、l 帀母詩(shī) Block type： ALITO圖7三角波ROM查找表e squadiiressS,rOI DOUTc7OJa +*duty8,.Oa +*:? en_squ.=inst?圖8方波ROM查找表334三選一輸出波形選擇器該波形選擇器由兩位輸入撥碼開(kāi)關(guān)控制，用于輸出波形的選擇。 當(dāng)WS為00時(shí)，輸出正弦波；當(dāng)WS為01時(shí)，輸出方波；當(dāng)WS為10時(shí)，輸出三角波；當(dāng)WS為11時(shí)，不輸出波形。譏WU C0UTJ7. 0DIN117.0DIN2-7一拿 DINJ7./3圖9三選一輸出波形選擇器 程序如下：port (keya,keyb:i n std_logic;d_in 1,d_ in 2

18、,d_ in 3,:i n std_logic_vector(7 dow nto 0);d_out:out std_logic_vector( 7 dow nto 0); end wav_sel;architecture behave of wav_sel is sig nal key:std_logic_vector(1 dow nto 0); beginkey<=keya&keyb;with key selectd_out<=d_i n1 whe n "00",d_in2 when "01",d_i n3 whe n "

19、10","00000000" whe n others;3.3.5數(shù)模轉(zhuǎn)換模塊8位dac的程序及 Symbol: library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_ un sig ned.all;use ieee.std_logic_arith.all;en tity dac0832 isport(clk :in std_logic;WR_n :out std_logic;dati n:i n std_logic_vector(7 dow nto 0);An alog_D:out std_log

20、ic_vector(7 dow nto 0) );end dac0832;architecture rt1 of DAC0832 is beginWR_n <= '0'process (clk )beginif clk'eve nt and clk = '1' the nAn alog_D <= dati n; end if;end process ;end rt1;A-?go圖io數(shù)模轉(zhuǎn)換模塊/ i iHSt朋申 f |"iii-|,iriB|! i v | - r j| i a 干 i-ig9rrjj|i9H|i i l|&qu

21、ot;"i!jj|l,a|lll|B*,i|l,a|r, ' | f i i | r « j( f * 申 wzwwwwwzzwwwwwwzi圖11系統(tǒng)整體原理圖截圖四軟件仿真4.1方波模塊 部分程序如下：port(fclk:in stdo gic;VATU，"卓總二二丘般1dkWRji(Jabn卩Anak)g_D|7.Oreset:i n std_logic;d_out:out std_logic_vector(7 dow nto 0); end fan gbo;architecture arch of fan gbo issig nal da:std_

22、logic_vector(7 dow nto 0);beginprocess(da)beginif da<127 thend_out<="00000000"else d_out<="11111111"end if;end process;process(fclk,reset,da)beginif reset='1' the nda<="00000000"elseif fclk'event and fclk='1' thenif da="11111111"

23、; the nda<="00000000"elseda<=da+1;0CLKSI TJ：OtT$+j| BA_1K*23-24 rjcow曲5l m.coiffHtUTiCVI40.9,& mA£5530,72 w20.18 iwps10. 24 倔16. 575 mValu®16. S4.2三角波模塊部分程序如下：port (fclk:in std_logic;reset: in std_logic;d_out : out std_logic_vector(7 dow nto 0); end sanjiao;architecture

24、 arch of sanjiao issig nal da : std_logic_vector(7 dow nto 0);beginprocess (fclk,reset,da)variable porn :std_logic;beginif reset='1' the nda<="00000000"d_out<="00000000"porn:='0'elseif fclk='1' and fclk'event thenif porn=' O' the nif da&l

25、t;=126 then da<=da+1;else porn:='1：end if;elseif da>0 the n da<=da-1;else porn:='0：其波形圖如下：j>0CLK卸a u.cojfS*24國(guó) f_C0M135Q N.COJfValueID. 2451.44 tI4.3正弦波模塊設(shè)計(jì)程序如下：case tmp is when 00=>d_out<=255; when 01=>d_out<=254; when 02=>d_out<=252; whe n 03=>d_out<=249

26、; whe n 04=>d_out<=245; whe n 05=>d_out<=239;when 06=>d_out<=233; when 07=>d_out<=225; when 08=>d_out<=217; whe n 09=>d_out<=207; whe n 10=>d_out<=197; whe n 1仁 >d_out<=186; whe n 12=>d_out<=174; whe n 13=>d_out<=162; whe n 14=>d_out<

27、=150; whe n 15=>d_out<=137; whe n 16=>d_out<=124; whe n 17=>d_out<=112;whe n 18=>d_out<=99;whe n 21=>d_out<=64; when 24=>d_out<=34;whe n 27=>d_out<=13; when 30=>d_out<=1; when 33=>d_out<=1; whe n 19=>d_out<=87; whe n 22=>d_out<=53; wh

28、en 25=>d_out<=26; when 28=>d_out<=8;whe n 31=>d_out<=0; whe n 34=>d_out<=4; whe n 20=>d_out<=75; when 23=>d_out<=43; whe n 26=>d_out<=19;whe n 29=>d_out<=4;whe n 32=>d_out<=0;whe n 35=>d_out<=8;when 36=>d_out<=13;when 37=>d_out<

29、=19;when38=>d_out<=26;whe n 39=>d_out<=34;whe n 40=>d_out<=43;whe n4仁 >d_out<=53;when 42=>d_out<=64;whe n 43=>d_out<=75;whe n44=>d_out<=87;whe n 45=>d_out<=99; whe n 46=>d_out<=112; whe n 47=>d_out<=124; whe n 48=>d_out<=137; whe n 49

30、=>d_out<=150; whe n 50=>d_out<=162; whe n 51=>d_out<=174; whe n 52=>d_out<=186; whe n 53=>d_out<=197; when 54=>d_out<=207; when 55=>d_out<=217; when 56=>d_out<=225; when 57=>d_out<=233; when 58=>d_out<=239; when 59=>d_out<=245; when 6

31、0=>d_out<=249; when 61=>d_out<=252; when 62=>d_out<=254; when 63=>d_out<=255; whe n others=>n ull;end case;end if;d<=c on v_std_logic_vector(d_out,8);end process;end sin _arc;其波形圖如下：N：=jTieV alnE16. 5E_0CLECA |靜1田H_CUNi.r 2J11田DA_INuen_EinAen_EquAerL_triA>25田F_CUNi.r

32、>35田M_CUNu 116.575 ns3 ps10.24 us20.48 us30.72 us40.96 usIlliIi i i i i ii i i i i ii i i i i ii i i i i ii i i i i i i i ii i ii iii i ii i ii i ii i ii i i i iiiii1'iiiiii1'iiiii1五.系統(tǒng)調(diào)試5.1 嵌入式邏輯分析隨著邏輯設(shè)計(jì)復(fù)雜性的不斷增加，僅依賴于軟件方式的仿真測(cè)試來(lái)了了解設(shè)計(jì)系統(tǒng) 的硬件功能和存在的問(wèn)題已遠(yuǎn)遠(yuǎn)不夠了，而需要重復(fù)進(jìn)行的硬件系統(tǒng)的測(cè)試也變得更為困 難。為了解決這些問(wèn)題，設(shè)計(jì)者可以將一種高效的硬件測(cè)試手段和傳統(tǒng)的系統(tǒng)測(cè)試方法相結(jié) 合。這就是嵌入式邏輯分析儀的使用。SignalTapI是集成在QuartusII中的嵌入式邏輯分析儀，設(shè)計(jì)者可以通過(guò)SignalTapI在線觀察FPGA片內(nèi)的信號(hào)變化，為驗(yàn)證設(shè)計(jì)提供了非常強(qiáng)大的工具。SignalTapI與仿真是