基于CPLD控制的水電機組在線監(jiān)測系統(tǒng)數(shù)據(jù)采集卡設(shè)計

1、基于CPLD控制的水電機組在線監(jiān)測系統(tǒng)數(shù)據(jù)采集卡設(shè)計 張偉,韓亮,陳斌, 張俊華（清華大學(xué)機械工程系 清華大學(xué)先進成型制造重點實驗室） 摘要：本文介紹了一款可實現(xiàn)無限長時段采樣的A/D板，該板基于復(fù)雜可編程邏輯器件（CPLD）控制的水電機組在線監(jiān)測系統(tǒng)采集卡設(shè)計。采集卡具有多通道、板載CPLD器件EPM7256AEQC208-10和基于ISA總線控制技術(shù)的特點。采集卡使用交替存儲的控制技術(shù)，能夠?qū)崿F(xiàn)對信號的連續(xù)采集和存儲，以確保發(fā)電機組運行過程瞬態(tài)特征數(shù)據(jù)不丟失。關(guān)鍵詞：CPLD ISA 在線監(jiān)測 連續(xù)采集 SRAM1 引言 目前國內(nèi)外一般振動信號在線監(jiān)測系統(tǒng)的數(shù)據(jù)采集板大都采用圖1模式，國內(nèi)

2、廠家相應(yīng)系統(tǒng)一般是確定合適的采樣頻率，針對水電機組連續(xù)采樣24周或32周。實際上在線監(jiān)測系統(tǒng)硬件上應(yīng)該實現(xiàn)無限長的連續(xù)采樣功能。因此本文介紹一款專門針對在線監(jiān)測設(shè)計研制的A/D板能夠?qū)崿F(xiàn)無限長的連續(xù)采樣時段，對突發(fā)、瞬時故障信號獲取給預(yù)硬件技術(shù)上的保障。圖 1 一般A/D板構(gòu)成數(shù)據(jù)采集系統(tǒng)的時段分配示意圖圖 2 在線監(jiān)測系統(tǒng)專用A/D板無限長數(shù)據(jù)采集時段示意圖由于水電機組設(shè)備龐大，結(jié)構(gòu)復(fù)雜，誘發(fā)故障原因多，且故障停機造成的間接損失大，因此，為實現(xiàn)機組安全可靠運行，對發(fā)電機組的振動、擺度、溫度、壓力等重要的工況參數(shù)進行實時監(jiān)測十分必要。發(fā)電機組在運行過程中隨時存在大量的瞬態(tài)特征數(shù)據(jù)，這些數(shù)據(jù)對機

3、組故障原因的分析具有重要意義，因此為了保證狀態(tài)參量信號中包含的大量重要信息不被丟失，數(shù)據(jù)采集系統(tǒng)應(yīng)該具備連續(xù)采樣和存儲的功能。 一般發(fā)電機組（包括汽輪機和水輪機）的重要特征頻率一般都在1 kHz 以下1，本文介紹的數(shù)據(jù)采集卡單通道最大采樣頻率為50kHz，能夠滿足機組監(jiān)測的一般需求。并且針對不同機組轉(zhuǎn)速不同，特征頻率范圍不同的特點，采集卡的采樣頻率分為8個檔，可以通過驅(qū)動程序由上位機軟件靈活設(shè)置。板卡具有8個信號采集通道，通過ALTERA公司CPLD器件EPM7256AEQC208-10控制AD采集、通道選取、數(shù)據(jù)存儲、數(shù)據(jù)讀取、中斷控制和讀寫端口等功能，并且完成采集卡ISA總線與上位PC機進

4、行通訊的功能。板卡采用雙SRAM交替存儲數(shù)據(jù)，實現(xiàn)了對信號的連續(xù)采集和存儲的功能。2 采集卡原理 采集卡的原理如圖1所示，其設(shè)計思想是：采用兩塊12bit，最大采樣頻率200K的A/D芯片，每塊A/D芯片負責(zé)采集4個通道的信號，通過4選1模擬開關(guān)交替選取不同通道輪流采集。采集的數(shù)據(jù)交替的存儲至兩片SRAM中，采集完成后發(fā)出中斷信號，通知計算機總線，由計算機ISA總線選擇讀取不同SRAM中存儲的AD轉(zhuǎn)換后的數(shù)字信號。整個過程由CPLD器件控制協(xié)調(diào)完成。2.1 A/D轉(zhuǎn)化A/D轉(zhuǎn)化器是美國ANALOG公司的AD6782。它是一種高性能的12bit，200kHz的AD轉(zhuǎn)化器，具有75DB信噪比和0.

5、5DB非線性誤差，可以直接轉(zhuǎn)換0V至10V，或-5V至+5V電壓信號，可以滿足發(fā)電機組監(jiān)測系統(tǒng)的需求。2.2 SRAM交替存儲機制AD轉(zhuǎn)換的結(jié)果一般采用FIFO、雙口RAM和SRAM，F(xiàn)IFO、雙口RAM的特點是接口方便，特別是雙口RAM在實時連續(xù)采集系統(tǒng)應(yīng)用廣泛，但是其容量較小，大容量價格比較昂貴，因此，采集卡的數(shù)據(jù)存儲采用價格相對低廉的SRAM。SRAM只有一套地址線和數(shù)據(jù)線，對其存儲和讀取的過程是互斥的。為了實現(xiàn)對信號連續(xù)采集和存儲的功能，采集卡使用交替存儲機制，即同一AD芯片使用兩塊SRAM存儲數(shù)據(jù)，當?shù)谝粔KSRAM存滿AD轉(zhuǎn)換的數(shù)據(jù)后，立刻讓AD向第二塊SRAM存儲數(shù)據(jù)，這一過程通過

6、CPLD控制鎖存器1_1和鎖存器1_2完成，與此同時，讓計算機總線通過CPLD控制接管第一塊SRAM的地址總線和數(shù)據(jù)總線，如圖1所示，通過計算機ISA總線系統(tǒng)讀取該SRAM中的數(shù)據(jù)值并完成上位機顯示和畫圖等功能，這樣通過兩塊SRAM交替存儲數(shù)據(jù)，保證信號在采集存儲過程中的連續(xù)性和完整性，為事后利用各種方法分析存儲的信號，以確定機組運行狀態(tài)和故障類型提供前提保障。圖1 基于CPLD控制的發(fā)電機組在線監(jiān)測系統(tǒng)數(shù)據(jù)采集卡原理圖3 CPLD控制邏輯設(shè)計采集卡數(shù)字部分芯片數(shù)量多，并且需要控制的信號線、地址總線和數(shù)據(jù)總線較多，因此選取具有208管腿的CPLD器件EPM7256AEQC208-10控制協(xié)調(diào)采

7、集卡整個工作過程。該CPLD器件屬于Altera公司7000系列，該系列是以第二代多陣列結(jié)構(gòu)為基礎(chǔ)，高性能的CMOS器件，其引腳到引腳的時延5ns，計數(shù)器工作頻率178.6MHz，片內(nèi)邏輯程序可以重復(fù)燒寫，方便系統(tǒng)升級。CPLD片內(nèi)邏輯程序分為：采樣頻率分檔單元、寄存器邏輯控制單元、總線雙向讀寫單元和SRAM交替存儲控制單元四大部分組成，每一部分均采用VHDL語言和原理圖結(jié)合設(shè)計的方法實現(xiàn)，最后將四大模塊聯(lián)結(jié)成整體程序固化到CPLD芯片內(nèi)。3.1 采樣頻率分檔采樣頻率分檔原理如圖2 所示，該模塊通過控制寄存器5將外部晶振信號分頻，寄存器5的數(shù)值不同對應(yīng)分頻后不同頻率的信號，該分頻信號接入兩片A

8、D芯片的SC模數(shù)轉(zhuǎn)換啟動引腳，用以控制AD芯片進行采樣，同時接入SRAM地址總線計數(shù)器和模擬開關(guān)地址 圖2 采樣頻率分檔單元原理圖 計數(shù)器的時鐘引腳，在AD轉(zhuǎn)換的同時，由Qn_2控制模擬開關(guān)地址總線選擇不同通道的模擬信號，并通過Qn_1控制SRAM的地址總線，將轉(zhuǎn)換的結(jié)果存入SRAM中。當SRAM所有單元寫滿后，由中斷產(chǎn)生模塊發(fā)出信號至ISA總線中斷引腳，通知總線讀取SRAM數(shù)據(jù)，并且發(fā)送清零信號至SRAM地址計數(shù)器，重新開始下一輪采樣過程。 3.2寄存器邏輯控制單元 表1 CPLD各個寄存器功能表寄存器功能Reg1SRAM片選Reg2AD啟動/停止采樣控制Reg3端口讀/寫設(shè)置Reg4計數(shù)器

9、控制Reg5采樣頻率設(shè)定Reg6SRAM交替存儲標志Reg7SRAM選擇讀取標志主要完成在CPLD內(nèi)部配置各個寄存器的功能，本文研究的采集卡邏輯控制環(huán)節(jié)較多，因此，在CPLD內(nèi)部設(shè)置了7個不同的寄存器，各個寄存器分別負責(zé)控制板卡上的不同芯片。其對應(yīng)功能如表1所示，Reg1負責(zé)片選所有SRAM；Reg2負責(zé)AD芯片啟動/停止采樣控制；Reg3負責(zé)端口讀/寫控制；Reg4是計數(shù)器控制清零/計數(shù)控制寄存器，同時控制SRAM地址總線計數(shù)器和模擬開關(guān)地址計數(shù)器；Reg5控制采樣頻率；Reg6和Reg7用于SRAM交替存儲機制的控制，將在3.4節(jié)詳細介紹。 3.3總線雙向讀寫單元為滿足總線既能向板卡端口（

10、即CPLD控制寄存器）寫數(shù)據(jù)，又能夠從端口和SRAM中讀取數(shù)據(jù)的要求，采集卡ISA數(shù)據(jù)總線D0至D15直接連接至CPLD程序內(nèi)部的雙向總線端口上，通過ISA端口讀寫控制信號IOR和IOW，以及內(nèi)存讀寫控制信號SMEMR設(shè)置CPLD內(nèi)部雙向總線的不同工作狀態(tài)。如圖3 所示，ISA總線的I/O讀信號IOR、I/O寫信號IOW和內(nèi)存讀信號MEMR信號線接入譯碼器電路輸入端，由譯碼電路控制16位三態(tài)總線的雙向總線ISA_SD15.0，設(shè)置其狀態(tài)為“高阻”或“輸出”，當雙向總線處于“高阻”狀態(tài)時，ISA總線數(shù)據(jù)線可以將數(shù)據(jù)寫入CPLD寄存器，當其處于“輸出”狀態(tài)時，ISA總線只能讀取CPLD寄存器或SR

11、AM中的數(shù)據(jù)。采集卡設(shè)置寄存器Reg6為可讀寄存器，Reg6和SRAM的數(shù)據(jù)總線均接入多路選擇器，由譯碼器信號SEL控制多路選擇器的輸出值為Reg6的數(shù)值或者為SRAM的數(shù)值，輸出信號直接通過16位三態(tài)總線送至ISA總線數(shù)據(jù)線。實際系統(tǒng)需要安裝多塊采集卡，因此ISA總線在讀取某塊采集卡數(shù)據(jù)時，其他采集卡的ISA總線應(yīng)該處于“高阻”狀態(tài)，這樣才能避免總線沖突，在CPLD內(nèi)部通過寄存器Reg3設(shè)置BIDIR_CON信號實現(xiàn)這一功能。計算機ISA總線在對某塊板卡進行讀取操作時，令Reg3=1,該板卡的雙向總線為“輸出”狀態(tài)，同時令其余的板卡的Reg3=0，使其余板卡的雙向總線為“高阻”狀態(tài)，避免總線

12、沖突。 圖3 雙向總線讀寫控制框圖3.4 SRAM交替存儲控制SRAM交替存儲通過寄存器Reg6和Reg7控制實現(xiàn)，每塊AD芯片對應(yīng)兩片SRAM，實現(xiàn)交替存儲模數(shù)轉(zhuǎn)換后的數(shù)據(jù)。當Reg6=1時，兩片AD分別向各自的第一塊SRAM中存儲轉(zhuǎn)換數(shù)據(jù)，一旦第一片SRAM寫滿，令 Reg6=2，AD立即開始向第二片SRAM存儲轉(zhuǎn)換后的數(shù)據(jù)。計算機總線在讀取SRAM數(shù)據(jù)之前，首先讀入端口Reg6的數(shù)值，以判斷已經(jīng)完成數(shù)據(jù)存儲的SRAM，如此交替循環(huán)存儲，實現(xiàn)連續(xù)采樣。計算機ISA總線通過Reg7控制選擇讀取不同的SRAM的數(shù)據(jù)，如圖4 所示。 圖 4 SRAM交替存儲控制原理圖 4 結(jié)論基于CPLD控制的發(fā)電機組在線監(jiān)測系統(tǒng)數(shù)據(jù)采集卡采集通道多，滿足發(fā)電機組結(jié)構(gòu)復(fù)雜，工況測點數(shù)量多的要求；連續(xù)采樣存儲的特點保障重要瞬態(tài)特征數(shù)據(jù)不丟失。利用可編程邏輯器件CPLD技術(shù)，簡化了電路板的設(shè)計和開發(fā)，CPLD內(nèi)部程序可重復(fù)燒寫，方便電路板調(diào)試和升級。ISA總線系統(tǒng)設(shè)計可擴展性強，只需增加相同的板卡，就可以構(gòu)成功能強大的監(jiān)測系統(tǒng)。 參 考 文 獻1 張正松旋轉(zhuǎn)機械振動監(jiān)測及故障診斷M北京：機械工業(yè)出版社，1991：1 26.2 AD678 Datasheet. Analog Devices, Inc