基于DDS技術(shù)的雜散分析及抑制方法

1、基于dds技術(shù)的雜散分析及抑制方法頻率合成技術(shù)起源于二十世紀30年月，當初所采納的頻率合成辦法是挺直頻率合成。它是利用混頻、倍頻、分頻的辦法由參考源頻率經(jīng)過加、減、乘、除運算，挺直組合出所需要的的頻率。它的優(yōu)點是捷變速度快，相位噪聲低，但因為結(jié)構(gòu)復(fù)雜，價格昂貴，很快被淘汰。在此之后浮現(xiàn)了間接頻率合成。這種辦法主要是將相位反饋理論和鎖相環(huán)技術(shù)運用于頻率合成領(lǐng)域，即所謂的pll頻率合成技術(shù)。pll頻率合成技術(shù)克服了挺直式頻率合成的許多缺點，特殊是它易于集成化，使得體積小、相位噪聲低、雜散抑制輸出頻率高，但它的頻率切換時光相對較長。隨著數(shù)字信號理論和超大規(guī)模的進展，在頻率合成領(lǐng)域出生了技術(shù)性的革命，

2、那就是挺直數(shù)字頻率合成技術(shù)（direct digital synthesis,dds）。這是一種頻率合成的新辦法，頻率轉(zhuǎn)換時光短、頻率辨別率高、輸出相位延續(xù)、控制靈便便利，但其頻率上限較低且雜散較大，極大的限制了dds的推廣和應(yīng)用。隨著技術(shù)的進展，各類電子系統(tǒng)對信號源的要求越來越高，如何抑制dds輸出信號中雜散也就成了討論熱點。本文給出了幾種抑制雜散的辦法，對于運用dds技術(shù)舉行工程設(shè)計具有一定指導(dǎo)作用。dds的工作原理dds工作結(jié)構(gòu)1所示：圖1dds系統(tǒng)的核心是相位累加器，它由n位加法器與n位相位寄存器構(gòu)成，類似一個容易的計數(shù)器。每來一個時鐘脈沖，相位寄存器的輸出就增強一個步長的相位增量值，

3、加法器將頻率控制數(shù)據(jù)與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加結(jié)果送至累加寄存器的數(shù)據(jù)輸端。相位累加器進人線性相位累加，累加至滿量時產(chǎn)生一次計數(shù)溢出，這個溢出頻率即為dds的輸出頻率。正弦查詢表是一個可編程只讀存儲器(prom)，存儲的是以相位為地址的一個周期正弦信號的采樣編碼值，包含一個周期正弦波的數(shù)字幅度信息。將相位寄存器的輸出與相位控制字相加得到的數(shù)據(jù)作為一個地址對正弦查詢表舉行尋址，查詢表把輸人的地址相位信息映射成正弦波幅度信號，驅(qū)動,輸出模擬信號;低通平滑并濾除不需要的取樣重量，以便輸出頻譜純凈的正弦波信號。任何頻率的余弦波形都可以看作是由一系列取樣點組成。設(shè)采樣時鐘頻率為fc余弦波

4、每一周期由k個采樣點組成，則該余弦波的頻率為設(shè)存儲器中存了k個數(shù)據(jù)，（一個周期的采樣數(shù)據(jù)），若相位累加器的步進值為m，則每周期的采樣點數(shù)為k/m，輸出頻率為假設(shè)相位累加器為n位，且所有用作對存儲器的尋址，則這就是dds方程，按照取樣定理，所以。實際中普通普通狀況下為了提高波形相位精度n取值較大，假如挺直將n所有作為波形存儲器的地址，則需要極大的存儲容量，實際中普通只取n的高位作為地址而省去低位。這樣的做法不會引起輸出頻率辨別率的降低，但會使波形幅值發(fā)生變幻，這樣的誤差稱為截斷誤差，在接下來的章節(jié)里將舉行具體研究。2 dds雜散特性分析dds的數(shù)字化處理體現(xiàn)了頻率捷變速度快、相位延續(xù)、易于編程控

5、制等諸多優(yōu)異性能，但同時全數(shù)字化結(jié)構(gòu)也帶來豐盛的雜散。dds的雜散主要來自三個方面：相位截斷引入的雜散存儲器的幅度量化誤差dac轉(zhuǎn)換誤差下面逐一賦予介紹。2.1 相位截斷引入的雜散在dds中，普通相位累加器的位數(shù)n大于rom的尋址位數(shù)p，因此累加器的輸出尋址其n一p個低位就必需舍掉，這樣就不行避開地產(chǎn)生相位誤差，稱為相位截斷誤差，表現(xiàn)在輸出頻譜上就是雜散重量。由于dds輸出信號通常是正弦信號，因此它的相位截斷具有顯然的周期性。這相當于周期性的引入一個截斷誤差，終于影響就是輸出信號帶有一定的諧波重量。相位截斷并不是每個輸出點都產(chǎn)生雜散。它們的大小取決于三個因素：累加器的位數(shù)n，尋址位數(shù)p，頻率控

6、制字fcw。雜散重量分布在基頻兩邊，是dds雜散的主要來源。2.2 幅度量化引入的雜散因為dds內(nèi)部波形存儲器中存儲的正弦幅度值是用二進制表示的，對于越過存儲器字長的正弦幅度值必需舉行量化處理，這樣就引人了量化誤差。幅度量化主要有兩種方式，即舍入量化和截尾量化，實際中dds多采納舍入量化方式。普通地，幅度量化引人的雜散水平低于相位截斷和dac非抱負轉(zhuǎn)換特性所引起的雜散水平。2.3 dac轉(zhuǎn)換引入的雜散dac轉(zhuǎn)換帶來的雜散主要包括dac非線性帶來的雜散和dac毛刺引起的雜散。因為dac非線性的存在，使得查找表所得的幅度序列從dac的輸入到輸出要經(jīng)過一個非線性的過程，加之dds是一個采樣系統(tǒng)，產(chǎn)生

7、的諧波重量會以采樣頻率為周期搬移。另外，dac的有限辨別位數(shù)，d/a轉(zhuǎn)換過程中的眨眼毛刺，時鐘泄露，轉(zhuǎn)換速率受限等，也會在數(shù)模轉(zhuǎn)換中產(chǎn)生了大量雜散頻率重量。3 充實dds雜散的辦法全數(shù)字結(jié)構(gòu)給dds帶來輸出帶寬和雜散的不足。目前，降低dds輸出雜散的辦法主要有以下幾種：3.1 采納顫動注入技術(shù)由前面的分析可知,相位截斷誤差給輸出信號引入了周期性的雜散,因此設(shè)法破壞雜散的周期性及其與信號的相關(guān)性,可以有效地抑制相位截斷帶來的誤差。顫動注入技術(shù)是基于打破相位截斷誤差周期性的原理工作的，采納顫動注入后的雜散抑制可達到與增強2bit相位尋址相同的效果。顫動注入采納加入滿足一定統(tǒng)計特性的擾動信號來打破誤

8、差信號序列周期性，將具有較大幅度的單根雜散信號譜線的功率在較寬的頻率范圍內(nèi)舉行平均來充實總的信號頻譜質(zhì)量。按照顫動注入的位置不同，可有頻率控制字加擾、r0m尋址加擾、幅度加擾，按照顫動注入的誤差對象不同，由相位截斷誤差加擾和幅度量化誤差加擾。cewheatly提出了一種針對相位截斷誤差的顫動注入辦法，在每次累加器溢出時，產(chǎn)生一個隨機整數(shù)加到累加器上，使相位累加器的溢出隨機性的提前，從而打破周期性，抑制了雜散，但增強了背景噪聲。3.2 rom幅度表壓縮dds是通過查表將相位轉(zhuǎn)換為幅度值，假如能夠?qū)⒎缺砼e行壓縮就相當于增強了r0m數(shù)據(jù)尋址位數(shù)，dds輸出頻譜將進一步得到充實。各國學(xué)者對此舉行了討

9、論并提出了各種壓縮算法，利用三角函數(shù)的恒等變換，將一個大的r0m分成幾個小r0m，通過規(guī)律控制實現(xiàn)對sin的近似。還可以利用弦信號的波形具有四分之一對稱性，r0m表中只需存儲0，2的波形，在電路中利用相位的最高位控制輸出波形的符號，次高位控制r0m表的尋址，對相位和幅度舉行適當?shù)姆D(zhuǎn)便可得到整周期波形，r0m表壓縮比4：1。在勝利壓縮了r0m表的同時也帶來了一些缺點，如規(guī)律控制電路復(fù)雜、實時性下降等。3.3 pll+dds法如前所述，dds技術(shù)具有頻率辨別率高，頻率捷變速度快，變頻相位延續(xù)等優(yōu)點，但帶寬和雜波抑制較差，而pll頻率合成技術(shù)具有寬帶、高頻率、頻譜質(zhì)量好，對雜散抑制較強等優(yōu)點，但其

10、頻率捷變速度較慢。所以，在一些信號捷變速度、帶寬，頻譜質(zhì)量要求相對折中的電路中，結(jié)合pll頻率合成技術(shù)與dds技術(shù)的結(jié)合，將是一種解決dds雜散的抱負解決計劃。3.3.1 pll+dds頻率合成原理將dds技術(shù)和pll頻率合成技術(shù)結(jié)合起來，用一個低頻的dds源激勵一個pll系統(tǒng)，用pll環(huán)路將dds信號倍頻到高頻信號，用濾波器濾除dds輸出信號雜波干擾，從而使系統(tǒng)同時具有鎖相環(huán)技術(shù)和dds技術(shù)的優(yōu)點，使輸出的信號滿足電路的需要。系統(tǒng)組成2所示圖23.3.2 pll+dds頻率合成器中的雜散抑制當dds源驅(qū)動pll鎖相環(huán)時，由于pll鎖相環(huán)相當于一個高q值的跟蹤濾波器，其帶寬普通不大于100kh

11、z，所以dds中的大部分雜散會被抑制的很好，從而dds輸出信號中的雜散偏離主譜線距離大于鎖相環(huán)路帶寬的雜散不會惡化。在pll+dds系統(tǒng)中，應(yīng)按照dds的原理挑選適當?shù)臅r鐘頻率和輸出信號頻率，使dds輸出信號與邊端的雜散處于相對抱負狀態(tài)，從而提高了系統(tǒng)的頻譜純度。3.3.3 pll+dds頻率合成器的實現(xiàn)pll+dds頻率合成器的組成3所示，下面介紹所選用的主要器件：1. dds部分選用ad公司的ad9852高度集成化芯片,它采納了先進的dds技術(shù),結(jié)合內(nèi)部高速、高性能d/a 轉(zhuǎn)換器和,形成可編程、可靈便用法的頻率合勝利能。當提供應(yīng)ad9852精確的頻率時鐘源時,ad9852將產(chǎn)生高穩(wěn)定、可編

12、程頻率相幅的正弦波。ad9852用法先進的技術(shù),使得提供應(yīng)這個高性能芯片的工作僅為3.3v。2. pll合成器部分pll合成器部分采納ad公司的adf4106，它主要由低噪聲數(shù)字鑒相器、精確電荷泵、可編程分頻器、可編程a、b計數(shù)器及雙模牽制分頻器等部件組成。數(shù)字鑒相器用來對r計數(shù)器和n計數(shù)器的輸出相違舉行比較，然后輸出一個與二者相位誤差成比例的誤差電壓。鑒相器內(nèi)部還有一個可編程的延遲單元，用來控制翻轉(zhuǎn)脈沖寬度，這個脈沖保證鑒相器傳遞函數(shù)沒有死區(qū)，因此降低了相位噪聲和引入的雜散。圖3結(jié)束語挺直數(shù)字頻率合成（dds）是一種新型的頻率合成技術(shù)，它代表了頻率合成技術(shù)數(shù)字化進展的新方向。但是，dds所固有的雜散和噪聲，并且在頻率上升時雜散和噪聲也隨之增強，使它的應(yīng)用范圍有一定的限制。所以如何削減dds輸出中的雜散和噪聲成分是當今dds討論中的核心問題之一。本文所介紹的顫動注入技、平衡dac結(jié)構(gòu)以及關(guān)于rom幅度表壓縮的幾種算法，都能有效地削減dds輸出信號中的雜散。尤其當要求得到既有高的頻率辨別率，又有較快的轉(zhuǎn)換速度和較低噪聲的高頻甚至微波