基于FPGA的雷達(dá)脈沖壓縮系統(tǒng)設(shè)計(jì)

1、基于fpga的雷達(dá)脈沖壓縮系統(tǒng)設(shè)計(jì)脈沖壓縮技術(shù)是指對(duì)雷達(dá)放射的寬脈沖信號(hào)舉行調(diào)制(如線性調(diào)頻、非線性調(diào)頻、相位編碼)，并在接收端對(duì)回波寬脈沖信號(hào)舉行脈沖壓縮處理后得到窄脈沖的實(shí)現(xiàn)過程。脈沖壓縮有效地解決了雷達(dá)作用距離與距離辨別率之間的沖突，可以在保證雷達(dá)在一定作用距離下提高距離辨別率。線性調(diào)頻信號(hào)的脈沖壓縮脈沖壓縮的過程是通過對(duì)接收信號(hào)s(t)與匹配的脈沖響應(yīng)h(t)求卷積的辦法實(shí)現(xiàn)的。而處理數(shù)字信號(hào)時(shí)，脈壓過程是通過對(duì)回波序列s(n)與匹配濾波器的脈沖響應(yīng)序列h(n)求卷積來實(shí)現(xiàn)的。匹配濾波器的輸出為：（1）依據(jù)式（1）的實(shí)現(xiàn)辦法叫做時(shí)域相關(guān)法。按照傅里葉變換理論，時(shí)域卷積等效于頻域相乘，因

2、此，式（1）可以采納迅速傅里葉變換（fft）及反變換(ifft)在頻域內(nèi)實(shí)現(xiàn)，稱為頻域迅速卷積法。用頻域辦法實(shí)現(xiàn)數(shù)字脈壓，其基本原理是先對(duì)外部采樣信號(hào)舉行迅速傅里葉變換(fft)以求得回波信號(hào)頻譜s(w)，再將s(w)與匹配濾波器頻譜h(w)舉行乘積運(yùn)算，最后對(duì)乘積結(jié)果舉行迅速傅里葉逆變換(ifft)得到脈壓結(jié)果y(n)，用公式表示為（2）頻域迅速卷積法的原理1所示，存儲(chǔ)器中存儲(chǔ)的是匹配濾波器傳遞函數(shù)h(k)。圖1 頻域脈沖壓縮原理框圖依據(jù)匹配濾波理論，數(shù)字匹配濾波器的脈沖響應(yīng)h(n)及傳遞函數(shù)h(k)為h(n)s1(-n)，h(k)=s1(k) （3）其中， s(n)為雷達(dá)放射信號(hào)序列；s(

3、k)為信號(hào)序列頻譜。數(shù)字脈沖壓縮系統(tǒng)1 系統(tǒng)構(gòu)成和硬件設(shè)計(jì)本系統(tǒng)是單脈沖雷達(dá)信號(hào)處理機(jī)的一部分，因?yàn)閱蚊}沖雷達(dá)所需要處理的距離、方位/俯仰兩路信號(hào)來自同一放射信號(hào)源的目標(biāo)反射回波，要求對(duì)兩路信號(hào)舉行同時(shí)、同頻采樣和徹低相同算法的脈沖壓縮處理。針對(duì)這一特點(diǎn)，雷達(dá)數(shù)字脈沖壓縮系統(tǒng)將相同的脈沖壓縮處理功能移至兩片芯片內(nèi)。因?yàn)閷?duì)雷達(dá)體積、分量、功耗等指標(biāo)有特別要求，本系統(tǒng)采納二個(gè)通道的脈沖壓縮處理硬件結(jié)構(gòu)，即方位和俯仰兩路信號(hào)分時(shí)共用一個(gè)脈沖壓縮通道。雷達(dá)信號(hào)處理分系統(tǒng)硬件結(jié)構(gòu)2所示。圖2 雷達(dá)信號(hào)處理分機(jī)硬件結(jié)構(gòu)圖系統(tǒng)中，數(shù)據(jù)采樣后分為和路和差路（包括航向差和俯仰差）兩組數(shù)據(jù)，分離輸入兩片fpga單

4、獨(dú)舉行脈沖壓縮計(jì)算，脈沖壓縮后再送入后端的做譜分析，以確定目標(biāo)的距離、速度、方位等狀況。由框圖中我們看到，fpga不僅要對(duì)數(shù)據(jù)做脈沖壓縮計(jì)算，還擔(dān)當(dāng)了對(duì)輸入數(shù)據(jù)處理和讀寫狀態(tài)寄存器的任務(wù)。狀態(tài)寄存器存儲(chǔ)了脈沖壓縮計(jì)算的控制參數(shù)，由后端的dsp按照分析的結(jié)果對(duì)其做相應(yīng)的控制。2 軟件設(shè)計(jì)按照位內(nèi)運(yùn)算結(jié)構(gòu)的特點(diǎn)，針對(duì)芯片內(nèi)嵌的塊ram資源豐盛的優(yōu)勢(shì)，脈沖壓縮系統(tǒng)采納兩片存儲(chǔ)器的乒乓操作，在fft的每一級(jí)運(yùn)算中使一片雙口ram的兩個(gè)端口同時(shí)處于讀或?qū)憼顟B(tài)，達(dá)到每個(gè)時(shí)鐘周期輸出兩個(gè)操作數(shù)的需要。而且，數(shù)據(jù)經(jīng)蝶算單元運(yùn)算結(jié)束后以相同的地址寫入另一片雙口ram，節(jié)約了寫地址生成的時(shí)光，為設(shè)計(jì)高速的fft系

5、統(tǒng)提供了可能。3所示，采納兩片中間級(jí)ram：rama和ramb，用它們來完成乒乓操作。地址產(chǎn)生模塊生成的讀地址同時(shí)與中間級(jí)的兩片ram相連，控制相應(yīng)的ram讀取所需的操作數(shù)，操作數(shù)經(jīng)蝶算模塊運(yùn)算后以同址方式寫入到另一片ram的兩個(gè)端口。ram的讀寫由地址產(chǎn)生模塊生成的寫使能信號(hào)控制，處于讀狀態(tài)的ram寫使能置零，而另一片的寫使能端置高，處于寫狀態(tài)。而且，ram被設(shè)置為寫狀態(tài)時(shí)輸出端口不輸出，以削減ram的讀取次數(shù)。這樣，輸入ram變?yōu)檩敵鰎am，輸出ram變?yōu)檩斎雛am，如此反復(fù)，直到fft最后一級(jí)。圖3 脈沖壓縮系統(tǒng)的結(jié)構(gòu)框圖fft的每一級(jí)運(yùn)算結(jié)束后，兩塊ram功能互換，寫使能變反，運(yùn)算結(jié)束

6、。ram的每次輸出數(shù)據(jù)需經(jīng)過數(shù)據(jù)挑選模塊（datamux），該模塊由地址產(chǎn)生模塊輸出的當(dāng)前級(jí)數(shù)信號(hào)stage控制。本系統(tǒng)采納三種fft模式：1024點(diǎn)、512點(diǎn)和256點(diǎn)，均采納同一旋轉(zhuǎn)因子rom。按照fft點(diǎn)數(shù)的不同，rom的讀地址expaddr做相應(yīng)的調(diào)節(jié)，這樣的設(shè)計(jì)也在很大程度上節(jié)約了芯片內(nèi)的塊ram資源。3 系統(tǒng)性能針對(duì)本雷達(dá)信號(hào)處理機(jī)對(duì)實(shí)時(shí)性和高精度的要求，我們?cè)O(shè)計(jì)研制出具有自主學(xué)問產(chǎn)權(quán)的高性能脈沖壓縮處理系統(tǒng)，該處理系統(tǒng)具有以下特點(diǎn)：a 處理系統(tǒng)內(nèi)部采納24位自定制浮點(diǎn)數(shù)據(jù)格式，能夠兼顧處理系統(tǒng)的資源占用和處理精度。數(shù)據(jù)輸入為定點(diǎn)數(shù)據(jù)格式，輸出為標(biāo)準(zhǔn)32位浮點(diǎn)數(shù)據(jù)格式。b 處理系統(tǒng)

7、工作時(shí)，需要依次完成fft運(yùn)算、復(fù)數(shù)乘法運(yùn)算和ifft運(yùn)算。在舉行fft和ifft運(yùn)算時(shí)，蝶形運(yùn)算/乘法運(yùn)算單元完成蝶形運(yùn)算操作；在舉行復(fù)數(shù)乘法運(yùn)算時(shí)，該單元完成乘法操作。這兩種操作在實(shí)際工程中分時(shí)實(shí)現(xiàn)，并且分享浮點(diǎn)數(shù)規(guī)格化處理硬件。c 處理系統(tǒng)中舉行fft/ifft運(yùn)算的長(zhǎng)度n（n2048、1024或512）由雷達(dá)信號(hào)處理機(jī)的控制信號(hào)打算。d 內(nèi)置三組數(shù)據(jù)存儲(chǔ)器（輸入數(shù)據(jù)ram、同址運(yùn)算ram、輸出數(shù)據(jù)ram），保證處理系統(tǒng)能全速運(yùn)行，提高該處理系統(tǒng)的處理能力。e 旋轉(zhuǎn)因子（n=1024時(shí)的fft運(yùn)算旋轉(zhuǎn)因子）以上電初值的形式存儲(chǔ)在fpga片內(nèi)存儲(chǔ)器中。當(dāng)n=512、256時(shí)，其旋轉(zhuǎn)因子從n=1024的旋轉(zhuǎn)因子中抽取得到。n點(diǎn)ifft的旋轉(zhuǎn)因子由n點(diǎn)fft的旋轉(zhuǎn)因子取共扼得到。試驗(yàn)結(jié)果本雷達(dá)信號(hào)處理機(jī)存在三組時(shí)光帶寬指標(biāo)，分離對(duì)其舉行理論和實(shí)際輸出結(jié)果對(duì)比，其結(jié)果4、圖5和圖6所示。圖4 1024點(diǎn)脈沖壓縮狀態(tài)fpga計(jì)算結(jié)果與matlab計(jì)算結(jié)果對(duì)照?qǐng)D圖5 512點(diǎn)脈沖壓縮狀態(tài)fpga計(jì)算結(jié)果與matlab計(jì)算結(jié)果對(duì)照?qǐng)D圖6 256點(diǎn)脈沖壓縮狀態(tài)fpga計(jì)算結(jié)果與matlab計(jì)算結(jié)果對(duì)照?qǐng)D圖4至圖6分離對(duì)應(yīng)時(shí)寬為60s、20s、6s，帶寬均為5m的線性調(diào)頻信號(hào)。其中，左圖對(duì)應(yīng)matlab的計(jì)算結(jié)果，右圖為fpga芯片的輸出結(jié)果。