基于FPGA的PSK系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)開題報(bào)告

1、畢業(yè)論文開 題 報(bào) 告課 題 名 稱 基于FPGA的PSK系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn) 院 系 信息科學(xué)與工程學(xué)院 專 業(yè) 班 通信工程1103 姓 名 劉 陽 評(píng) 分 指 導(dǎo) 教 師 恵 龍 飛 華中科技大學(xué)武昌分校華中科技大學(xué)武昌分校學(xué)生畢業(yè)論文開題報(bào)告學(xué) 生 姓 名 劉陽學(xué) 號(hào) 20111181122專業(yè)班級(jí) 通信工程1103院系 信科院指導(dǎo)教師 惠龍飛職稱 高工課題名稱 基于FPGA的PSK系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)1課題研究的目的和意義1.1研究目的數(shù)字通信系統(tǒng)在通信系統(tǒng)中占有非常重要的地位，主要是因?yàn)閿?shù)字通信的抗干擾能力強(qiáng)，且噪聲不積累，傳輸差錯(cuò)可控，便于用現(xiàn)代數(shù)字信號(hào)處理技術(shù)對(duì)數(shù)字信號(hào)進(jìn)行處理、變換、存儲(chǔ)

2、，易于集成，使通信設(shè)備微型化，重量輕，易于加密處理，且保密性好等特點(diǎn)。而數(shù)字通信中最重要的是調(diào)制解調(diào)技術(shù)，通常把包括調(diào)制和解調(diào)過程的數(shù)字傳輸系統(tǒng)叫做數(shù)字帶通傳輸系統(tǒng)，其中最基本數(shù)字調(diào)制有ASK、FSK、PSK。FPGA（現(xiàn)場(chǎng)可編程門陣列）是在專用ASIC的基礎(chǔ)上發(fā)展出來的，它克服了專用ASIC不夠靈活的缺點(diǎn)，又結(jié)合了專用集成電路的DSP的優(yōu)點(diǎn)，既有很高的處理速度，又具有一定的靈活性。FPGA器件（Field programmable Gate Array）是八十年代中期出現(xiàn)的一種新概念。與其他中小規(guī)模集成電路相比，其優(yōu)點(diǎn)主要在于它有很強(qiáng)的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對(duì)電路的

3、修改和維護(hù)很方便。利用FPGA技術(shù)設(shè)計(jì)的產(chǎn)品具有重量輕、體積小、速度快、保密程度高、功耗低等特點(diǎn)，極大地提高了產(chǎn)品的性價(jià)比和競(jìng)爭(zhēng)力，大大縮短了設(shè)計(jì)周期，減少了設(shè)計(jì)費(fèi)用，降低了設(shè)計(jì)風(fēng)險(xiǎn)。由此看來數(shù)字通信技術(shù)與FPGA的結(jié)合具有良好的發(fā)展前景。這次畢業(yè)設(shè)計(jì)主要對(duì)PSK系統(tǒng)的FPGA實(shí)現(xiàn)進(jìn)行研究。1.2研究背景與意義從上個(gè)世紀(jì)初至今，計(jì)算機(jī)和半導(dǎo)體技術(shù)得到了飛速的發(fā)展，伴隨著無線通信的理論和技術(shù)也不斷取得進(jìn)步，今天，無線移動(dòng)通信已經(jīng)發(fā)展到大規(guī)模商用并逐步成為人們?nèi)粘Ｉ钪胁豢扇鄙俚闹匾ㄐ欧绞街?。隨著數(shù)字技術(shù)的飛速發(fā)展與應(yīng)用數(shù)字信號(hào)處理在通信系統(tǒng)中的應(yīng)用越來越重要。其中對(duì)信號(hào)的調(diào)制解調(diào)技術(shù)一直是人

4、們研究的重要方向之一，因?yàn)橐粋€(gè)系統(tǒng)的通信質(zhì)量很大程度上依賴于所采用調(diào)制解調(diào)方式，對(duì)調(diào)制解調(diào)方式的研究將直接決定著通信系統(tǒng)質(zhì)量的好壞。隨著電子技術(shù)的發(fā)展，在現(xiàn)代電路的設(shè)計(jì)過程中，人們?cè)絹碓蕉嗟睦玫紼DA工具，在最近的十幾年中，DSP、ARM等器件的不斷涌現(xiàn)，將現(xiàn)代電路的設(shè)計(jì)水平推到了一個(gè)新的臺(tái)階，在現(xiàn)代電路的構(gòu)成中，往往通過EDA軟件，利用FPGA器件來構(gòu)造整個(gè)系統(tǒng)數(shù)字部分的外圍電路，這樣不僅降低了印制電路板的復(fù)雜度，而且提高了系統(tǒng)設(shè)計(jì)效率。 目前，隨著數(shù)字通信系統(tǒng)的發(fā)展，數(shù)字信號(hào)的調(diào)制識(shí)別技術(shù)在軍事、民用領(lǐng)域都有十分廣泛的應(yīng)用價(jià)值。近年來，各種調(diào)制技術(shù)層出不窮，一直受到人們的關(guān)注。數(shù)字調(diào)制信

5、號(hào)又稱為鍵控信號(hào)，調(diào)制過程可用鍵控的方法由基帶信號(hào)對(duì)載頻信號(hào)的振幅、頻率及相位進(jìn)行調(diào)制。三種數(shù)字調(diào)制方式在抗干擾噪聲能力和信號(hào)頻譜利用率等方面，以相干PSK的性能最好，已在中、高速傳輸數(shù)據(jù)時(shí)得到廣泛應(yīng)用。本次設(shè)計(jì)是應(yīng)用FPGA進(jìn)行相移鍵控系統(tǒng)設(shè)計(jì)，加深了對(duì)FPGA的認(rèn)識(shí)及應(yīng)用，也通過設(shè)計(jì)更具體的了解PSK數(shù)字信號(hào)調(diào)制的相關(guān)知識(shí)。2課題研究的主要內(nèi)容（1）熟悉FPGA和VHDL語言的相關(guān)知識(shí)。（2）根據(jù)PSK調(diào)制解調(diào)原理，根據(jù)功能進(jìn)行模塊確定。（3）根據(jù)PSK調(diào)制解調(diào)原理對(duì)基于FPGA的PSK系統(tǒng)實(shí)現(xiàn)進(jìn)行調(diào)制和解調(diào)狀態(tài)的劃分。（4）完成PSK的FPGA系統(tǒng)設(shè)計(jì)。（5）實(shí)現(xiàn)調(diào)制和解調(diào)的每個(gè)模塊的功

6、能，并對(duì)每個(gè)模塊單獨(dú)進(jìn)行功能仿真。（6）將模塊整合并進(jìn)行仿真及硬件調(diào)試，實(shí)現(xiàn)其功能。3研究方法 本課題將采用一種基于DDS技術(shù)的PSK調(diào)制方式的FPGA實(shí)現(xiàn)方法。3.1 PSK調(diào)制邏輯設(shè)計(jì)PSK的調(diào)制邏輯共分為3個(gè)模塊：分頻器、m序列產(chǎn)生器和PSK調(diào)制器。分頻器用于產(chǎn)生PSK調(diào)制器和m序列的基準(zhǔn)時(shí)鐘信號(hào)f1和f2，m偽隨機(jī)序列器產(chǎn)生基帶碼元。PSK調(diào)制器根據(jù)輸入的基帶碼元和基準(zhǔn)時(shí)鐘產(chǎn)生相應(yīng)的PSK信號(hào)。PSK調(diào)制器輸出的數(shù)字調(diào)制信號(hào)經(jīng)DAC轉(zhuǎn)換成模擬信號(hào)輸出。邏輯模塊框圖如圖1所示。3.2 調(diào)制電路總體設(shè)計(jì) 設(shè)計(jì)總體思想為：對(duì)CLK時(shí)鐘信號(hào)進(jìn)行載波相位轉(zhuǎn)換，根據(jù)基帶信號(hào)而輸出相應(yīng)的載波進(jìn)行系統(tǒng)

7、調(diào)制，如圖2中虛線圖所示，CLK、START、基帶信號(hào)的實(shí)現(xiàn)由外圍電路實(shí)現(xiàn)。圖2所示即為PSK調(diào)制電路系統(tǒng)總體方框圖。分頻器m序列產(chǎn)生器（基帶碼元） PSK調(diào)制器CLKf0f1f2codePSK圖1 邏輯模塊框圖 計(jì)算器O相載波180相載波 二選一開關(guān)調(diào)制信號(hào)clkstart基帶信號(hào)FPGA圖2 PSK調(diào)制電路方框圖3.3 DDS電路結(jié)構(gòu)及工作原理目前使用比較廣泛的一種DDS方式是利用高速存儲(chǔ)器作查找表，然后通過高速DAC輸出已經(jīng)用數(shù)字存入的任意波形。DDS基于全數(shù)字技術(shù)，它是由基準(zhǔn)時(shí)鐘源、相位累加器、只讀存儲(chǔ)器、數(shù)模轉(zhuǎn)換器和低通濾波器組成的頻率合成器。DDS原理框圖如圖3所示。頻率預(yù)置與調(diào)節(jié)

8、電路累加器波形存儲(chǔ)器D/A轉(zhuǎn)換器KM位N位S(n)D位S(t)fc(時(shí)鐘源)圖3 DDS的原理框圖 其中K為頻率控制字，fc為時(shí)鐘頻率，相位累加器的字長(zhǎng)為N(N=8)，ROM1,ROM2,ROM3的數(shù)據(jù)位及D/A轉(zhuǎn)換器的字長(zhǎng)均位D(D=8)。相位累加器在時(shí)鐘fc的控制下以步長(zhǎng)K作累加，輸出N位二進(jìn)制碼作為波形ROM的地址，對(duì)波形ROM進(jìn)行尋址，波形ROM輸出的幅碼S(n)，經(jīng)D/A轉(zhuǎn)換器(DAC)變成階梯波S(t)，在經(jīng)低通濾波器(LPF)平滑后就可以得到合成的波形了。3.4 相位累加器DDS的核心模塊是相位累加器，相位累加器由N位加法器與N位寄存器構(gòu)成。每來一個(gè)時(shí)鐘脈沖fs，累加器將頻率控制

9、字K與寄存器輸出的累加相位數(shù)據(jù)相加，再把相加后的結(jié)果送至寄存器的數(shù)據(jù)輸入端。寄存器將累加器在上一個(gè)時(shí)鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋到累加器的輸入端，以使累加器在下一個(gè)時(shí)鐘作用下繼續(xù)與頻率控制字進(jìn)行相加。這樣，相位累加器在時(shí)鐘作用下進(jìn)行相位累加，當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期性的動(dòng)作，這個(gè)周期也就是DDS信號(hào)的一個(gè)頻率周期。累加器寄存器N位頻率控制字KM位相位量比序列N位fs(時(shí)鐘源)圖4 相位累加器3.5 Costas環(huán)法解調(diào)低通濾波器環(huán)路濾波器低通濾波器NCO+90輸入已調(diào)制的信號(hào)基帶擴(kuò)頻信號(hào)輸出科斯塔斯環(huán)（Costas）法又稱同相正交環(huán)法或邊環(huán)法，它的原理見圖5，主要主

10、模塊包括相位檢測(cè)器、數(shù)控振蕩器和環(huán)路濾波器。 圖5 Costas環(huán)原理 環(huán)路仍然利用鎖相環(huán)提取載波，但不需對(duì)接收信號(hào)作平方運(yùn)算就能得到載頻輸出。誤差信號(hào)是由兩路相乘及低通濾波器提供的。數(shù)控振蕩器（NCO）輸出信號(hào)直接供給一路相乘器，供給另一路的則是數(shù)控振蕩器輸出的正交的載波信號(hào)。兩路信號(hào)輸出均含調(diào)制信號(hào)，兩者相乘進(jìn)行鑒相，可以消除調(diào)制信號(hào)的影響，經(jīng)環(huán)路濾波器后得到僅與數(shù)控振蕩器輸出和理想波之間相位差有關(guān)的誤差信號(hào)，從而準(zhǔn)確地對(duì)數(shù)控振蕩器進(jìn)行調(diào)整實(shí)現(xiàn)環(huán)路的鎖定，提取出載波信號(hào)，同時(shí)完成PSK的解調(diào)。4實(shí)施計(jì)劃第七學(xué)期：第8-11周：開題動(dòng)員、選題，撰寫開題報(bào)告、外文文獻(xiàn)翻譯。第12周:提交開題報(bào)

11、告、外文文獻(xiàn)翻譯，完成開題答辯。第13-15周: 查閱資料，方案設(shè)計(jì)，熟悉開發(fā)環(huán)境。第16-19周: 編寫程序。第20-21周: 中期檢查。第八學(xué)期： 第1-9周: 程序調(diào)試，系統(tǒng)調(diào)試。第10-12周: 基本完成畢業(yè)設(shè)計(jì)/論文工作課題驗(yàn)收。第13-14周: 撰寫論文初稿、提交初稿修改論文并定稿。第15周: 答辯資格審查、畢業(yè)答辯。5主要參考文獻(xiàn)（不少于5篇，其中外文文獻(xiàn)至少1篇）1 黃志偉.FPGA系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).北京:電子工業(yè)出版社，2005.2 羅朝霞，高書莉.CPLD/FPGA設(shè)計(jì)與應(yīng)用.北京:人民郵電出版社，2007.3 周淑閣.FPGA/CPLD系統(tǒng)設(shè)計(jì)與應(yīng)用開發(fā).北京:電子工業(yè)出版社，2011.4 樊昌信，曹麗娜.通信原理.北京:國(guó)防工業(yè)出版社，2007.5 黃葆華，楊曉靜，牟華坤.通信原理. 西安:西安電子科技大學(xué)出版社，2007.6 John G.Proakis and Masoud Salehi.Fundamentals of Commun