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文檔簡介

1、第八章 可編程邏輯器件（PLD）大規(guī)模集成的通用器件（門陣列與控制器）可由用戶進行器件編程現(xiàn)場可編程邏輯陣列（FPLA）基本結(jié)構(gòu)：輸入互補緩沖可編程的與邏輯陣列可編程的或邏輯陣列輸出三態(tài)緩沖特點： 與陣列，或陣列均可編程規(guī)格： 變量輸入與陣列輸出或陣列輸出 例：圖8.2.1 484可編程邏輯陣列（PAL）基本結(jié)構(gòu)： 輸入互補緩沖可編程的與邏輯陣列固定的或邏輯陣列特定的輸出電路常見PAL輸出電路結(jié)構(gòu)專用輸出結(jié)構(gòu)可編程輸入/輸出結(jié)構(gòu) 輸出三態(tài)緩沖（由與邏輯陣列控制）輸出信號互補反饋到與邏輯陣列中用途：產(chǎn)生復雜的組合邏輯函數(shù) 寄存器輸出結(jié)構(gòu)在輸出端插入D觸發(fā)器陣列狀態(tài)及輸出均互補反饋到與邏輯陣列中輸

2、出三態(tài)緩沖由公共控制線控制用途：組成各類時序邏輯電路異或輸出結(jié)構(gòu)運算選通輸出結(jié)構(gòu)PAL規(guī)格：PAL-輸入量-結(jié)構(gòu)-輸出量例：PAL14H4 14輸入 4輸出 輸出正變量 專用輸出結(jié)構(gòu) PAL16R4 16輸入 4輸出 輸出反變量 寄存器輸出結(jié)構(gòu) 應(yīng)用舉例：例8.3.1 專用輸出結(jié)構(gòu)-實現(xiàn)組合邏輯設(shè)計要點：計算輸出邏輯的最簡與或式選擇PAL器件：輸入端 輸出端 每個輸出所含與項數(shù)量進行相應(yīng)編程連接，去除未使用的與門例8.3.2 寄存器輸出結(jié)構(gòu)-實現(xiàn)時序邏輯設(shè)計要點：計算各狀態(tài)方程（驅(qū)動方程）的最簡與或式選擇PAL器件：輸入端 輸出端 每個輸出所含與項數(shù)量觸發(fā)器數(shù)量進行相應(yīng)編程連接，去除未使用的與門 思考題和

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