武漢理工大學(xué)10級- EDA復(fù)習(xí)

1、EDA原理及應(yīng)用復(fù)習(xí)題重概念，重基礎(chǔ)，原理，程序、畫圖：波形圖、電路圖題型：一、選擇題二、問答題三、畫圖題：波形圖、電路圖四、程序設(shè)計：波形圖、電路圖、狀態(tài)圖>程序注意：題目可能有多問！重要知識點：EDA概念、設(shè)計方法；SOPC的基本概念。PLD：簡單PLD編程原理；查找表原理（例子）；FPGA和CPLD的可編程是主要基于什么結(jié)構(gòu)？特點？選用原則?；贓DA的電子系統(tǒng)設(shè)計：設(shè)計流程，綜合、時序仿真和功能仿真。Verilog-HDL基本語法：標(biāo)識符、數(shù)字表示；操作符：并位操作，邏輯操作符等。程序結(jié)構(gòu)：幾個部分？模塊：端口說明，功能描述。組合邏輯電路、時序電路、狀態(tài)機設(shè)計（Moore和Mea

2、ly區(qū)別）并行語句、順序語句；IF語句、過程語句（啟動條件）；不完整的條件語句的應(yīng)用。變量類型：wire和reg類型；阻塞賦值、非阻塞賦值；層次化設(shè)計：元件例化（兩種匹配形式）、函數(shù)、過程、任務(wù)；IP核知識。設(shè)計優(yōu)化：資源優(yōu)化和速度優(yōu)化的方法。initial、parameter、l 基于EDA軟件的FPGA / CPLD設(shè)計流程為：原理圖/HDL文本輸入 功能仿真 綜合 適配 時序仿真 編程下載 硬件測試。l 波形仿真的目的是什么？如何確定輸入波形？仿真的目的是驗證設(shè)計和預(yù)期是否相符。仿真測試的原則是完備、有效、結(jié)果清晰。輸入波形應(yīng)與實際要求盡可能相同，要驗證所有可能的輸入狀態(tài)。選擇合適的周期

3、與脈沖個數(shù)。l EDA工具中，設(shè)計輸入編譯器、HDL綜合器、仿真器、適配器、下載器。HDL綜合器是將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件 ；l EDA、LPM的中文含義是指？EDA技術(shù)經(jīng)歷了哪幾個發(fā)展階段？HDL、FPGA、CPLD、Synthesis、RTL、LUT、SOPC、SOC、EAB 什么是prim和mf庫？基本的元件；宏功能庫。1. HDL 超高速集成電路硬件描述語言2. FPGA 現(xiàn)場可編程門陣列3. RTL 寄存器傳輸級4. SOPC 可編程片上系統(tǒng)5. SOC單芯片系統(tǒng)6. LUT查找表7. EDA電子設(shè)計自動化8. Synthesis綜合9. LPM參數(shù)可定制宏模塊庫1

4、0. ISP在系統(tǒng)編程11. ASIC專用集成電路12. LAB邏輯陣列塊13. EAB 嵌入式陣列塊l IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；從IP核的提供方式上，通常將其分為軟IP、固IP和硬IP；各有什么特點？提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為軟IP、硬IP為提供設(shè)計的最終產(chǎn)品-掩膜；固IP為以網(wǎng)表文件的形式提交用戶，完成了綜合的功能塊。l EDA的設(shè)計輸入通常有圖形輸入（原理圖、波形圖和狀態(tài)圖）、文本輸入等l 應(yīng)用開發(fā)中選用FPGA或CPLD應(yīng)考慮哪些因素？全加器、多路選擇器、三態(tài)門；計數(shù)器、優(yōu)先編碼器、譯碼器、移位寄存器的VHDL描述?同步時序和異步時序設(shè)計？簡述Mealy型狀態(tài)機和Moore型狀態(tài)機的主要不同之處。電子系統(tǒng)設(shè)計優(yōu)化，主要考慮面積優(yōu)化（主要考慮提高資源利用率減少功耗）和速度優(yōu)化（提高運行速度），面積優(yōu)化的方法有：資源共享、邏輯優(yōu)化、串行化；速度優(yōu)化的方法主要有：流水線設(shè)計、寄存器配平和關(guān)鍵路徑法。例子：已知狀態(tài)機狀態(tài)圖如圖(a)所示：1. 試判斷該狀態(tài)機類型，并說明理由。該狀態(tài)機為moore型狀態(tài)機，輸出數(shù)據(jù)outa和輸入ina沒有直接邏輯關(guān)系，out