(完整word版)設(shè)計(jì)--直流電機(jī)綜合測控系統(tǒng)設(shè)計(jì)

1、目錄1. 綜述 22. 研究背景 33. 電機(jī)速度控制系統(tǒng)的設(shè)計(jì)及模擬仿真 33.1 系統(tǒng)工作原理 43.2 PWM脈寬調(diào)制信號產(chǎn)生電路描述 53.2.1 可控的加減計(jì)數(shù)器 CNTA63.2.2 5 位二進(jìn)制計(jì)數(shù)器 CNTB93.2.3 數(shù)字比較器 LPM-COMPAR.E113.2.4 PWM 脈寬調(diào)制信號產(chǎn)生電路 124運(yùn)行控制邏輯電路描述 144.1 2 選 1多路選擇器 MUX21A14174.2 工作/ 停止控制和正 / 反轉(zhuǎn)方向控制電路5. 直流電機(jī)PWM調(diào)速系統(tǒng)仿真 185.1 建立工程項(xiàng)目 PWM185.2 正/ 反轉(zhuǎn)控制仿真 195.3 啟/?？刂品抡?205.4 加/減速仿

2、真 215.5 仿真結(jié)果分析 226. 設(shè)計(jì)總結(jié) 23簡易直流電機(jī)PWM綜合控制系統(tǒng)設(shè)計(jì)1. 綜述直流電動機(jī)具有優(yōu)良的調(diào)速特性，調(diào)速平滑、方便，調(diào)速范圍 廣；過載能力大，能承受頻繁的沖擊負(fù)載，可實(shí)現(xiàn)頻繁的快速起動、 制動和反轉(zhuǎn)；能滿足生產(chǎn)過程自動化系統(tǒng)各種不同的特殊運(yùn)行要求。 電動機(jī)調(diào)速系統(tǒng)采用微機(jī)實(shí)現(xiàn)數(shù)字化控制，是電氣傳動發(fā)展的主要 方向之一。采用微機(jī)控制后，整個調(diào)速系統(tǒng)實(shí)現(xiàn)全數(shù)字化，結(jié)構(gòu)簡 單，可靠性高，操作維護(hù)方便，電動機(jī)穩(wěn)態(tài)運(yùn)轉(zhuǎn)時(shí)轉(zhuǎn)速精度可達(dá)到 較高水平，靜動態(tài)各項(xiàng)指標(biāo)均能較好地滿足工業(yè)生產(chǎn)中高性能電氣 傳動的要求。由于 CPLD/FPGA生能優(yōu)越，具有較佳的性能價(jià)格比， 所以在工業(yè)過

3、程及設(shè)備控制中得到日益廣泛的應(yīng)用。 PWM 調(diào)速系 統(tǒng)與可控整流式調(diào)速系統(tǒng)相比有下列優(yōu)點(diǎn)：由于 PWM 調(diào)速系統(tǒng)的開關(guān)頻率較高，僅靠電樞電感的濾波作用就可獲得平穩(wěn)的直流 電流，低速特性好；同樣，由于開關(guān)頻率高，快速響應(yīng)特性好，動 態(tài)抗干擾能力強(qiáng)，可以獲得很寬的頻帶；開關(guān)器件只工作在開關(guān)狀 態(tài)，主電路損耗小，裝置效率高。 本文所介紹的系統(tǒng)是一個基于 VHDL的PWM調(diào)速系統(tǒng)。由于PLD具有連續(xù)連接結(jié)構(gòu)，易于預(yù)測延 時(shí)，使電路仿真會更加準(zhǔn)確，且編程方便，速度快，集成度高，價(jià) 格低，從而使系統(tǒng)研制周期大大縮短，產(chǎn)品的性能價(jià)格比提高。CPLD/FPGA芯片采用流行的VHDL語言編程，并在Quartus

4、 II 設(shè)計(jì) 平臺上實(shí)現(xiàn)了全部編程設(shè)計(jì)。2. 研究背景電機(jī)作為機(jī)電能的轉(zhuǎn)換裝置，其應(yīng)用范圍己遍及國民經(jīng)濟(jì)的各 個領(lǐng)域。近些年來，隨著現(xiàn)代電力電子技術(shù)、控制技術(shù)和計(jì)算機(jī)技 術(shù)的發(fā)展，電機(jī)的控制技術(shù)也得到了進(jìn)一步的發(fā)展，電機(jī)應(yīng)用已由 過去簡單的起?？刂啤⑻峁﹦恿槟康膽?yīng)用，上升到對其速度、位 置、轉(zhuǎn)矩等進(jìn)行精確的控制，使被驅(qū)動的機(jī)械運(yùn)動符合預(yù)想的要求。 采用功率器件進(jìn)行控制，將預(yù)定的控制方案、規(guī)劃指令轉(zhuǎn)變成期望 的機(jī)械運(yùn)動，這種新型控制技術(shù)己經(jīng)不是傳統(tǒng)的“電機(jī)控制” 、“電氣傳動” 而是“運(yùn)動控制” 。運(yùn)動控制使被控機(jī)械運(yùn)動實(shí)現(xiàn)精 確的位置控制、速度控制、加速度控制、轉(zhuǎn)矩或力的控制，以及這 些被控

5、機(jī)械量的綜合控制。3. 電機(jī)速度控制系統(tǒng)的設(shè)計(jì)及模擬仿真如圖1所示，基于FPGA的直流電機(jī)PWM控制電路主要由四部分 組成：控制命令輸入模塊、控制命令處理模塊、控制命令輸出模塊、 電源模塊。鍵盤電路、時(shí)鐘電路是系統(tǒng)的控制命令輸入模塊，向 FPGA芯片發(fā)送命令，F(xiàn)PGA芯片是系統(tǒng)控制命令的處理模塊，負(fù)責(zé)接 收、處理輸入命令并向控制命令輸出模塊發(fā)出pwM言號，是系統(tǒng)的控制核心。控制命令輸出模塊由 H 型橋式直流電機(jī)驅(qū)動電路組成， 它負(fù)責(zé)接收由FPGA芯片發(fā)出的PWMI號，從而控制直流電機(jī)的正反 轉(zhuǎn)、加速以及在線調(diào)速。電源模塊負(fù)責(zé)給整個電路供電，保證電路能夠正常的運(yùn)行+5VR10KSB1 開始ra7

6、4IS06SB2設(shè)定初值.SB3 加速減速SB4_正/反向|11 11STARTEN U_D Z_FZNET1 r rQCLK0FNET(?CLK2FPGAVCCNETOV1V3NET1V2V4DC7812+ 127805Vi nVouGNDc3F占二FC4C5FC6F-tVinVoi.GNDC7F-rC8F豐+5圖1 FPGA直流電機(jī)PWM控制電路3.1系統(tǒng)工作原理在圖1中所示的FPGA是根據(jù)設(shè)計(jì)要求設(shè)計(jì)好的一個芯片。START是電機(jī)的開啟端，U_D控制電機(jī)加速與減速，EN1用于設(shè)定電 機(jī)轉(zhuǎn)速的初值，Z_F是電機(jī)的方向端口，選擇電機(jī)運(yùn)行的方向。CLK2和CLK0是外部時(shí)鐘端，其主要作用是向

7、FPGA空制系統(tǒng)提供時(shí) 鐘脈沖，控制電機(jī)進(jìn)行運(yùn)轉(zhuǎn)。通過鍵盤設(shè)置PWM信號的占空比。當(dāng)U_D=1時(shí),表明鍵U_D按下， 輸入CLK2使電機(jī)轉(zhuǎn)速加快；當(dāng)U/D =0，表明鍵U_D松開，輸入CLK2 使電機(jī)轉(zhuǎn)速變慢，這樣就可以實(shí)現(xiàn)電機(jī)的加速與減速。Z_F鍵是電機(jī)運(yùn)轉(zhuǎn)的方向按鍵，當(dāng)把 Z_F鍵按下時(shí)，Z_F=1,電機(jī)正 轉(zhuǎn)；反之Z/F =0時(shí)，電機(jī)反轉(zhuǎn)。START是電機(jī)的開啟鍵，當(dāng)START=1允許電機(jī)工作；當(dāng) START=（時(shí)，電機(jī)停止轉(zhuǎn)動。H橋電路由大功率晶體管組成，PWM輸出波形通過由兩個二選一 電路組成的方向控制電路送到 H橋，經(jīng)功率放大以后對直流電機(jī)實(shí) 現(xiàn)四象限運(yùn)行。并由EN1信號控制是否允

8、許變速。以上是在網(wǎng)上查詢的關(guān)于直流電機(jī)的簡易結(jié)構(gòu)描述，我們電腦Quartus H做的是FPGA內(nèi)部邏輯組成?？刂七壿媀HDL描述新建文件夾，以文件名PWM保存。3.2 PWN脈寬調(diào)制信號產(chǎn)生電路描述圖2 PWM脈寬調(diào)制信號產(chǎn)生電路PWM脈寬調(diào)制信號產(chǎn)生電路由可控的加減計(jì)數(shù)器CNTA 5位二進(jìn)制計(jì)數(shù)器CNTB數(shù)字比較器LPM_COMPARE部分組成。可控的加 減計(jì)數(shù)器做細(xì)分計(jì)數(shù)器，確定脈沖寬度。當(dāng)U/D=1時(shí)，輸入CLK2, 使設(shè)定值計(jì)數(shù)器的輸出值增加，PWM的占空比增加，電機(jī)轉(zhuǎn)速加快； 當(dāng)U/D =0，輸入CLK2,使設(shè)定值計(jì)數(shù)器的輸出值減小,PWM的占空比 減小，電機(jī)轉(zhuǎn)速變慢。5位二進(jìn)制計(jì)數(shù)

9、器在CLK0的作用下，鋸齒波 計(jì)數(shù)器輸出周期性線性增加的鋸齒波。當(dāng)計(jì)數(shù)值小于設(shè)定值時(shí)，數(shù) 字比較器輸出高電平；當(dāng)計(jì)數(shù)值大于設(shè)定值時(shí) , 數(shù)字比較器輸出低電 平，由此產(chǎn)生周期性的PWM波形。3.2.1 可控的加減計(jì)數(shù)器 CNTA新建 VHDL File 文本，輸入如下程序：LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNTA ISPORT(CLK:IN STD_LOGIC;U_D:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(4

10、 DOWNTO 0);END CNTA;ARCHITECTURE behav OF CNTA ISSIGNAL CQI:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1'THENIF U_D='1' THENIF CQI<=31 THEN CQI<="11111"ELSE CQI<=CQI+1; END IF;ELSIF CQI=0 THEN CQI<="00000"ELSE CQI<=

11、CQI-1;END IF;END IF;END PROCESS;CQ<=CQI;CNTA.vhd存盤，新建工程CNTA編譯END behav;保存該文件并以文件名CNTA.vhd如下圖新建波形編輯圖MernwyhieS- Verificafcion2D ebugging FilesI n-Systenn Sources and Pjobes Fie -LogicInterface File-SigriaTap II Logic Analyser FileVector Waveform File0- Olhei FilesAHDL Include Fife-Block, Symtwl Fi

12、le 匚 hainDescriptiori Fie Snopsys Design Constraints File圖3新建vwf向波形編輯器拖入信號節(jié)點(diǎn)，并設(shè)置好仿真激勵波形，以CNTA.vwf存盤。仿真得如仿真波形輸出報(bào)告Name: Value.9 J ns500.0ns 1.0U51.5us2.0us2.5us3.0 js 3.5us4. Ous 45us 5£uk111H111111B-J_D【toCLK2務(wù)¥ 0|li110HDO圖4仿真波形輸出報(bào)告可控的加減計(jì)數(shù)器CNTA中的端口 U_D控制計(jì)數(shù)器的方向，EN1是計(jì)數(shù)器的使能端，控制計(jì)數(shù)器初值的變化。U_D=1時(shí)，

13、加減計(jì)數(shù)器CNTA在脈沖CLK2的作用下，每來一個脈沖，計(jì)數(shù)器CNTA加1, U_D=O時(shí)，每來一個脈沖，計(jì)數(shù)器 CNTA減1。使能端EN1設(shè)定計(jì)數(shù) 器值的初值，當(dāng)EN1由1變?yōu)?的時(shí)候，無論U_D如何表化，計(jì)數(shù) 器的值都不會發(fā)生變化，這樣就完成了計(jì)數(shù)器的設(shè)定值。選擇 File Create/Update Create Symbol Files for CurrentFile,生成Symbol供頂層文件調(diào)用。_ 1 IrCNTA1iGLKU_DCQ1.0Jrinstr322 5 位二進(jìn)制計(jì)數(shù)器CNTB如下圖新建VHDL File格式文本State Machine FileStenWerilog

14、 HDL File h- Tel Script File -Verilog HDL FiteVHDL Filel日File©1 Mes-sadecmd (Intd-F orrmaLj File =- Memory Initializahon File 曰Ver if ica tiori/Debu gging Fil 廊圖7選擇編譯文件類型輸入如下程序LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNTB ISPORT(CLK: IN BIT;Q:

15、BUFFER INTEGER RANGE 31 DOWNTO 0);END;ARCHITECTURE BHV OF CNTB ISBEGINPROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1' THENQ<=Q+1;END IF;END PROCESS;END BHV;保存該文件并以文件名 CNTB.vhd存盤，新建工程CNTB編譯CNTB.vhd新建波形編輯器，向波形編輯器拖入信號節(jié)點(diǎn)，并設(shè)置好仿真激勵波形，以CNTB.vwf存盤。仿真得如仿真波形輸出報(bào)告Name VsluJSOOBns I.Ous 1 Bus 2.0ns25b3.

16、0ib 站昭 4 Ous I5us S.Ijs i.Sis E.Dus G.勺IIIIIIIII IJ HK12J15QABIOC QDhElQF圖8 5位二進(jìn)制計(jì)數(shù)器仿真波形CNTB是一個簡單的5位二進(jìn)制計(jì)數(shù)器，它的工作原理和CNTA的原理很相似，我們只是在CNTA勺時(shí)鐘端加了一個使能端U_D控制 其加減的方向。而CNTB勺時(shí)鐘端沒有加使能端，所以每來一個脈沖 計(jì)數(shù)器加1,因?yàn)镃NTE是一個5位的二進(jìn)值計(jì)數(shù)器，所以當(dāng)計(jì)數(shù)器 的值當(dāng)大于32時(shí)，計(jì)數(shù)器又重新從0開始記數(shù)，從而產(chǎn)生周期性的 線性增加的鋸齒波。選擇 File Create/Update Create Symbol Files for

17、 Current File,生成Symbol供頂層文件調(diào)用。L-c，CLK Q4 .0inst 口r圖 9 CNTB Symbol18圖 10 CNTB RTL323 數(shù)字比較器LPM-COMPARE選擇 Tools Mega Plug-In Manager 命令，按如下圖示定制新的宏功能模塊。匕ALTFP_COMPARE ALTFP_CONVERT ALTFP_DIV ALTFP_E><PALTFPJNVALTAPJNV_SQRTaltffZlogALTFPATRIMULTALTFF.MULTALTFP_SQRT ALTMEMMULTALTMULT_ACCUM (MAC) ALT

18、MULT_ADD ALTMULT_COMPLEX ALTSQRTLPM_A9SLPMADD SUBLPM COMPARELPM COUNTERWhich type cF output file do you want to create?L AHDL檸 VHDL-Verilog HDLWhat name do you wanl foi the output file?daEDA.nuFWM kangzhiU.PKl COMPAREBrowse. |Return tc thi$ page for another cieate operationNote: Tocompde a pioiect s

19、uccessfully in (fie Quarbus II software, your design hies must be in lhe projectri the global userlibraries specified in the Options dialog Imw (Tools menu), or a user library specified in the Uier Liburies page af the Sellings diakg box (Assignments menu).Yaur curie nt user ibrary directories ate:圖

20、11 LPM宏功能模塊設(shè)定匚urrently $創(chuàng)ected 墜vim family:Cvdone III° Match project/defaultHow manv 'dataa' input bite do you want io ctrnpe lo the 'datab1 input bits?Vltiitti output cto /ou want? (Select at least ohea b (equal) a <>b (notequl)* 目 n b (grea-zer than'-圖12設(shè)5位數(shù)據(jù)比較器324 PWM脈寬

21、調(diào)制信號產(chǎn)生電路如下圖新建原理圖編輯窗NewH- SO PC 8 uilder 即血 maDesign FifesAHDlFieBlock. Diagram/Schema tic File:EDIF File State Machine FieSystenVeritog HDL FileTcl Script File圖13選擇編輯類型調(diào)用上述生成的Symbol和軟件自帶的常用端口，在編輯窗里連出圖2所示的PWM寬調(diào)制信號產(chǎn)生電路。并新建成工程 PWMmktz.新建波形編輯窗口，拖入信號節(jié)點(diǎn)。設(shè)置好仿真激勵波形，以PWMmktz.vw存盤。仿真得如仿真波形輸出報(bào)告r堆lu啰討f1JI1血

22、5; 6,2弱 E犧 6.Eus E驅(qū) 7,Cu? 7As ZJus 76us /脈 3.0j； &2us &也1111111IIIIH|ki D1)J :11*0UTLRrLRTLrrmmrLrurf罰紅HO0-08 '04.CHOB 10 ：可卩仍帀丁可飛丁可阿:d ' ； M' ： i H： M圖14數(shù)字比較器的仿真波形數(shù)字比較器是產(chǎn)生 PWM波形的核心組成部件，可控的加減計(jì)數(shù)器CNTA和5位二進(jìn)制計(jì)數(shù)器CNTB同時(shí)加數(shù)字比較器LPM-COMPARE兩端作為兩路輸入信號，當(dāng)計(jì)數(shù)器CNTB輸出值小于細(xì)分計(jì)數(shù)器CNTA輸出的規(guī)定值時(shí)，比較器輸出高電平；

23、當(dāng)CNTB輸出值大于細(xì) 分計(jì)數(shù)器CNTA輸出的規(guī)定值時(shí)，比較器輸出低電平。改變細(xì)分計(jì)數(shù) 器的設(shè)定值，就可以改變PWM輸出信號的占空比。為了便于觀察防 真波形，在CNTB勺輸出加上B4.O，在最后的設(shè)計(jì)中須刪除不必 要的的輸出端口 B4.O。細(xì)分計(jì)數(shù)器CNTA是一個雙向計(jì)數(shù)器，可以進(jìn)行加減計(jì)數(shù)，由U_D控制其加/減計(jì)數(shù)方向，CLK是計(jì)數(shù)時(shí)鐘輸入端。為了便于連續(xù)變速控制，在計(jì)數(shù)器的CLK端通過“與”門，加入了 CLK2外部變速控制附加時(shí)鐘，并由EN1信號控制是否允許變速。在本次設(shè)計(jì)中直 流電機(jī)轉(zhuǎn)速進(jìn)行了 32級細(xì)分。其仿真波形如圖15,細(xì)分計(jì)數(shù)器的初值我設(shè)為08H,也就是十進(jìn)值的8,當(dāng)計(jì)數(shù)器CNT

24、B勺值小于8時(shí),AGB輸出高電平，當(dāng)計(jì)數(shù)器 CNTB的值大于8時(shí)，AGB的輸出值為低電平，從而產(chǎn)生PWM波形。圖15 A4.0=08H時(shí)電機(jī)加速PWM波形通過改變細(xì)分計(jì)數(shù)器的值就可以改變PWM的占空比，從而改變直流電機(jī)的速度。在圖 11中占空比 D=8/32=0.25，在圖16中占空比D=4/32=0.125。通過以上兩組數(shù)據(jù)比較以及分析仿真波形我們可以看出，只要改變使能端電平的高低，便可以改變細(xì)分計(jì)數(shù)器的值，也就是改變細(xì)分計(jì)數(shù)器CNTA的初值，從而可以改變直流電機(jī)的占空比，改變直流電機(jī)的速度。NameVslue75.8us血8 血10-Du；Q 血13 咖IWus111I11100H040n

25、mnmmwinniranwmwffi!圖16 A4.0=04H時(shí)電機(jī)減速PWM波形PWM波的占空比是電機(jī)調(diào)速的重要手段，若脈寬計(jì)數(shù)器調(diào)節(jié)CNTA的值逐漸增大，輸出脈沖的開啟時(shí)間變大，PWM占空比逐漸變大，功率器件輸出給電機(jī)電樞的能量增加，電機(jī)加速。若脈寬計(jì)數(shù) 器定時(shí)器CNTA的值減小，輸出脈沖的開啟時(shí)間變小， PWM占空比逐漸變小，功率器件輸出給電機(jī)電樞的能量減少，電機(jī)減速。當(dāng)電機(jī) 得到加速信號，占空比增大至它可調(diào)范圍的最大值后保持，電機(jī)得到減速信號，占空比減小至它的可調(diào)范圍的最小值后保持。4. 運(yùn)行控制邏輯電路描述4.1 2 選1多路選擇器MUX21A新建VHDL File文本，輸入如下程序

26、：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX21A ISPORT(A,B,S:IN STD_LOGIC;Y:OUT STD_LOGIC);END ENTITY MUX21A ;ARCHITECTURE one OF MUX21A ISSIGNAL E:STD_LOGIC;SIGNAL D:STD_LOGIC;BEGIND<=A AND (NOT S);E<=B AND S;Y<=D OR E;END ARCHITECTURE one;保存該文件并以文件名 MUX21A.vhd存盤，新建工程 MUX21A編譯MUX21

27、A.vhd如下圖新建波形編輯圖Mernwy Iriilization HieEb Verificatiori/D ebugging Files-In-System Sources and Ptobes Fie - Logic Analyef Inteiface File-SignaF ap II Logic Aralyzer FileVeattx WaveFcrnn FileEb Olhffif FiletAHDLInclude Fife- Block Symtwl FileChinDescrifrfion FileSnopsys Design Constrainh File圖17新建vwf向

28、波形編輯器拖入信號節(jié)點(diǎn)，并設(shè)置好仿真激勵波形，以MUX21A.VW存盤。仿真得如仿真波形輸出報(bào)告圖19仿真波形輸出報(bào)告波形分析（有一定的延時(shí)）當(dāng)S=1,輸出Y=B;當(dāng)S=0,輸出Y=A;選擇 File Create/Update Create Symbol Files for CurrentFile,生成Symbol供頂層文件調(diào)用。p M | I BiHIBI |i Bd |KBI | |i HU lip I Id g|i | f IIH III | | fa g! MUX21A=-a*kia! B99 s.sI . n.i instI a- _» Bf i q i i | 11 V

29、i |i a 4,ai i| ri 14. i |.-i! i _圖 20 MUX21A SymbolE圖 21 MUX21A RTL4. 2工作/停止控制和正/反轉(zhuǎn)方向控制電路如圖22所示FPGA中的工作/停止控制和正/反轉(zhuǎn)方向控制電路,其兩個二選一多路選擇器加上兩個與門根據(jù)邏輯原理組合而成。START鍵通過“與”門控制 PWM輸出，實(shí)現(xiàn)對電機(jī)的工作/停止控制。 當(dāng)START端接高電平時(shí)，表示電源接通，電機(jī)開始運(yùn)轉(zhuǎn)；當(dāng) START 端接低電平時(shí)，電機(jī)停止運(yùn)轉(zhuǎn)。Z/F鍵控制選擇PWM波形是從正端Z當(dāng)Z/F=1時(shí)PWM輸出波形從正端Z進(jìn)入H橋，電機(jī)正轉(zhuǎn)。當(dāng)Z/F =0 時(shí)PWM輸出波形從負(fù)端F進(jìn)

30、入H橋，電機(jī)反轉(zhuǎn)。仿真如圖23所示。2.0113us3.0 nsMiki.CiIICSJ.Oiis iCliis 1.5usSTART 1滬鈿 L* 1o FrLTLr-rTnLTLTLrLrLrLrLruw圖23正/反轉(zhuǎn)工作控制電路波形當(dāng)START=1時(shí)，與門打開，允許電機(jī)工作。當(dāng) START=0時(shí)，與門關(guān)閉，電機(jī)停止轉(zhuǎn)動。仿真如圖 24所示。0.0ns幀矍SOD.Qrn I.Ous1.5ua2Du圧廈10us3 事jtf-IJ TK-SW110D圖24工作/停止電路波形5.直流電機(jī)PWM調(diào)速系統(tǒng)仿真5.1建立工程項(xiàng)目 PWM原理圖的設(shè)計(jì)流程如下:圖25項(xiàng)目輸入設(shè)計(jì)框圖如下圖新建原理圖編輯窗

31、2026NewSO PC B uilder System& >esicn FilesAHDLFitiBlock. Diagiarn/Scheniatic File： EDIF File State Machine FieSpstenVerfcg HDL FileTcl Script File圖26選擇編輯類型調(diào)用上述生成的Symbol和軟件自帶的常用端口，在編輯窗里連出下圖所示的直流電機(jī)PWM空制電路，并建立新工程 PWM圖27直流電機(jī)PWM控制電路在本次設(shè)計(jì)中，需要滿足的技術(shù)要求是設(shè)計(jì)具有正/反轉(zhuǎn)，起/?？刂乒δ?、速度在線可調(diào)的直流電機(jī)控制裝置5.2正/反轉(zhuǎn)控制仿真鍵盤Z_F是

32、電機(jī)的方向控制鍵。當(dāng)要求電機(jī)正轉(zhuǎn)時(shí)，只需要按下鍵Z_F,表示Z_F輸出高電平，即Z_F=1,電機(jī)正轉(zhuǎn)，如圖28所 示。當(dāng)鍵Z_F松開時(shí)，Z_F= 0時(shí)，電機(jī)反轉(zhuǎn)，如圖29、圖30所示5.3啟/?？刂品抡鍿TART鍵是電機(jī)的啟動鍵，當(dāng)按下 START鍵時(shí)，START=1電機(jī)進(jìn)入運(yùn)行狀態(tài)，如圖31所示。反之，START=0寸，電機(jī)停止，如圖32、圖33所示D (* SI API11)aa圖31啟動仿真波形匚F5.4加/減速仿真鍵盤EN1控制電機(jī)是否允許變速。所以通過改變EN1便可以改變設(shè)定值H4.O的值，也就是設(shè)定值的初值，從而改變了直流電 機(jī)的占空比，改變直流電機(jī)的速度，達(dá)到調(diào)速的目的。因?yàn)镃N

33、TB是 5位的計(jì)數(shù)器，所在本設(shè)計(jì)中直流電機(jī)轉(zhuǎn)速細(xì)分為32級。如圖34的占空比為2/32=0.0625，同理通過按鍵 EN1該變H4.0的值便得到如圖35、36的PWM仿真波形，其占空比依次為0.125、0.25，也就是占空比增大，電機(jī)的速度增加。根據(jù)以上的數(shù) 據(jù)比較與仿真波形的分析可以看出，電機(jī)的速度在逐漸的增加。所 以通過改變EN1的值可以改變直流電機(jī)的 PWM占空比，從而改變直 流電機(jī)的速度?？?H4 0H02-it Pffl0圖34 H4.0=02H仿真波形:；恥:：nn:Mla圖35 H4.0=04H仿真波形鬲吐1 mMM圖36 H4.0=08H仿真波形5.5仿真結(jié)果分析通過上述的仿真波形分析可知，本設(shè)計(jì)中的各項(xiàng)功能夠很好的 實(shí)現(xiàn)。在時(shí)鐘脈沖的作用下，計(jì)數(shù)器 CNTA和CNTB都能按照事先設(shè) 定好的規(guī)則進(jìn)行