中國(guó)電子學(xué)會(huì)嵌入式系統(tǒng)工程師專業(yè)技術(shù)資格認(rèn)證考試

1、中國(guó)電子學(xué)會(huì)嵌入式系統(tǒng)工程師專業(yè)技術(shù)資格認(rèn)證考試一、選擇題（本大題共 15 個(gè)小題，每小題 1 分，共 15 分）1、基于 FPGA 的嵌入式系統(tǒng)，下面說(shuō)法正確的是（D ）A. 只有運(yùn)行Niosll 軟核的FPGA系統(tǒng)才是嵌入式系統(tǒng) B .基于FPGA的嵌入式系統(tǒng)是在FPGA中運(yùn)行可配置的軟核 C .基于FPGA的 嵌入式系統(tǒng)主要特點(diǎn)是運(yùn)行速度比其他嵌入式系統(tǒng)要快 D.基于FPGA 的嵌入式系統(tǒng)是 FPGA 最主要的應(yīng)用方向2、下列不屬于 FPGA 應(yīng)用范圍的是（ D ）A.信號(hào)處理B .智能應(yīng)用C .手持PDA D .超大屏幕顯示3、 下列關(guān)于軟核處理器的說(shuō)法，正確的是（B ）A. 軟核處理

2、器執(zhí)行VHDL編寫(xiě)的程序B. 軟核處理器是集成在FPGA中的模塊CNiosll 、Microblaze 、PowerPC、MlPS 都屬于軟核處理器的范4 、下列說(shuō)法正確的是（ A ）AIP 核可以掛載到不同的總線上 B 系統(tǒng)中的 IP 核不支持 Ver iog HDL和VHDL混合編寫(xiě)C.同一個(gè)IP 核在不同的FPGA中具有相 同的性能D .嵌入式軟核處理器并不屬于IP核的范疇*5、關(guān)于 SOPC 的說(shuō)法，錯(cuò)誤的是（ B ）A. SOPC的系統(tǒng)中至少包含一個(gè) Niosll 軟核B . SOPC技術(shù)包含 了嵌入式設(shè)計(jì)的全部，除了硬件 PCB 外，還包括處理器和實(shí)時(shí)多任務(wù) 操作系統(tǒng)（RTOS C

3、. SOPC可以體現(xiàn)軟硬件協(xié)同設(shè)計(jì)技術(shù) D .如果FP GA中集成了硬核處理器，無(wú)論是否使用，系統(tǒng)都屬于SOPC系統(tǒng)6、下列不屬于 FPGA 片內(nèi)資源的是（ A ）A.高速串行收發(fā)器B . PLL （數(shù)字鎖相環(huán)）C. RAM D FIFO （先進(jìn) 先出）7、下面哪項(xiàng)不屬于 NiosII 軟核的可定制性（ D ）A.可以修改基于Niosll 的IP核C.增加或取消MMU（內(nèi)存管 理單元） B 提高或降低工作頻率 D 自定義 NiosII 指令8、關(guān)于 FPGA 的配置問(wèn)題下列說(shuō)法的正確的是（ A ）A. EPCS16的容量是 16Mb B. FPGA僅支持 EPCS 配置 C . FPGA 的配

4、置優(yōu)先級(jí)最高的是 EPCS D. EPCS配置FPGA屬于PS (被動(dòng))方 式9、關(guān)于 NiosII 軟核啟動(dòng)過(guò)程，下列說(shuō)法錯(cuò)誤的是( D )ANiosII 軟核的啟動(dòng)過(guò)程主要分為 FPGA 器件的配置和 NiosII 程序的加載BCFI Flash 可以保存 FPGA 的配置文件、 NiosII 程序和其他文 件數(shù)據(jù)C. FPGA配置文件(.sof )和Niosll 程序(.elf )都可以保存在 EPCS 中D .使用CFI Flash 做為NiosII 啟動(dòng)的器件時(shí)，F(xiàn)PGA把配置數(shù) 據(jù)從 CFl Flash 讀出 并加載， 然后執(zhí)行 Bootloader 把保存的 Niosl I程序復(fù)

5、制SDRAM執(zhí)行10、下列可以在 FPGA 中穩(wěn)定運(yùn)行的是( B)A .在設(shè)計(jì)中同時(shí)存在大量同步和異步設(shè)計(jì) B .狀態(tài)機(jī)編碼采用二 進(jìn)制碼和獨(dú)熱碼混合形式 C 使用很多已經(jīng)驗(yàn)證好的 IP 核，但沒(méi)有做 整體的仿真D 有的模塊采用時(shí)鐘上升沿，有的模塊采用時(shí)鐘下降沿11 、uC/OS-II 的任務(wù)調(diào)度策略是( A )A.哪個(gè)任務(wù)的優(yōu)先級(jí)高就先執(zhí)行哪個(gè)任務(wù)B 高優(yōu)先級(jí)的任務(wù)會(huì) 被低優(yōu)先級(jí)的任務(wù)搶占C各自輪流執(zhí)行一段時(shí)間再讓出 CPU D.如果 某個(gè)任務(wù)一直得不到 CPU 資源，就會(huì)進(jìn)入等待狀態(tài)12、 在 FPGA 設(shè)計(jì)中不屬于軟件硬件協(xié)同設(shè)計(jì)的是（C ）A. C2H（C to Hardware ）硬

6、件加速編譯器 B .難于用軟件實(shí)現(xiàn)的 部分功能用硬件實(shí)現(xiàn) C 在C程序中使用自定義外設(shè)的函數(shù)D. 根據(jù)頂層設(shè)計(jì)要求，合理劃分軟硬件結(jié)構(gòu)13、在 uC/OS-II 系統(tǒng)中不屬于信號(hào)量用途的是（ D）A 共享資源的控制C 實(shí)現(xiàn)兩個(gè)任務(wù)之間信息的傳遞 ）B. 用來(lái)表示一個(gè)事件的發(fā)生 D .實(shí)現(xiàn)兩個(gè)任務(wù)的同步14、關(guān)于 SystemC 和 SystemVerilog 的說(shuō)法正確的是（ C）A . SystemC 適合頂層建模， SystemVerilog 適合驗(yàn)證 B . System Verilog 適合頂層建模， SystemC 適合驗(yàn)證 C. SystemVerilog 是 Ver ilog 的

7、升級(jí)版本 D. SystemC 可以直接轉(zhuǎn)換為 RTL 代碼15、下列關(guān)于 uClinux 的說(shuō)法正確的是（ D ）A. uClinux 是在 linux 的基礎(chǔ)上裁剪了內(nèi)核和應(yīng)用程序庫(kù)。 B. uClinux可以使用linux 的一部分命令C . uClinux由于沒(méi)有MMU故 僅能運(yùn)行在沒(méi)有MMU的處理器上D . uCIinux是硬實(shí)時(shí)的嵌入式操作 系統(tǒng)二、判斷題（本大題共 10 個(gè)小題，每題 1 分，共 10 分）1、NiosII 處理器是可以配置成 16 位或 32 位的處理器。 （ X ） 2 、 AvaIon 接口是一個(gè)同步協(xié)議的接口， 所以 AvaIon 總線不能與 異步設(shè)備連接

8、。 （ X）3、 SOPC設(shè)計(jì)中，在SDRAM控制器核與SDRAM芯片之間需要PLL調(diào)整時(shí)鐘相位。V4、 ANSI C數(shù)據(jù)類型不能明確地定義數(shù)據(jù)的寬度。（V ） X ）5、在 SOPC BuiIder 中 Auto-Assign IRQs 能做出最好的 IRQ 分 配。（6、在設(shè)計(jì)時(shí)可以將 NiosII 程序和 FPGA 配置數(shù)據(jù)同時(shí)存放在同 一個(gè) FIash 中，這就需要一個(gè)配置控制器來(lái)驅(qū)動(dòng) FIash 輸出配置數(shù) 據(jù)以完成FPGA的配置。 （V ）7、在 SOPC BuiIder 中定義 CPU 的復(fù)位地址在 FIash ，而在 Nio sII IDE 中程序被連接到 FIash 之外的存

9、儲(chǔ)器，那么 eIf2fIash 實(shí) 用程序?qū)⒃谟脩舫绦蚯安迦胍粋€(gè) Boot-copier 。 （V ）8 、 NiosII 的定時(shí)器計(jì)數(shù)模式有兩種，一種是單次減1 ，另外一種是連續(xù)減1。 (V)9 、 通常處理器的異常地址都是固定的， 但是 NiosII 處理器的 異常地址是可以配置的。 ( V )10、Niosll IDE 不能使用 asm/C/C+ 混合編程。(X )三、填空題(本大題共 10 個(gè)空，每空 1 分，共 10 分)1、NiosII 處理器有三種運(yùn)行模式： 用戶模式 (User Mode,超級(jí)用戶模式 (Supervisor Mode), 調(diào)試模式 (Debug Mode) 。

10、2、CycloneII FPGA 支持串行配置器件的 isp 編程，該特性是通過(guò) ByteBlaster? II 和 ByteBlaster USB 編程電纜 用 JTAG 接口實(shí)現(xiàn)的。3、在 SOPC Builder 中，復(fù)位地址的偏移量是 0x20 。 0x00 ， 異常地址的偏移量是 _ 利4、根據(jù) Flash 是否支持處理器的直接讀操作， NiosII 處理的 bo otloader 分成兩種 模式： epcs bootloader 、 flash bootloader 。5、用 uC/OS-II 操作系統(tǒng)實(shí)現(xiàn)以太網(wǎng)與輕量 IP 功能的時(shí)候，以 太網(wǎng)的中斷號(hào)至 少是 。存儲(chǔ)器6、在 N

11、iosII 的多處理器系統(tǒng)中，最常用的共享資源是四、簡(jiǎn)答題（本大題共 5 個(gè)小題，共 38 分）1 、簡(jiǎn)述 FPGA 穩(wěn)定性設(shè)計(jì)原則。（ 5 分）一 . 面積與速度折衷原則 面積和速度是 ASIC 芯片設(shè)計(jì)中一對(duì) 相互制約、影響成本和性能的指標(biāo)，貫穿 FPGA 設(shè)計(jì)的始終。在 FPGA 設(shè)計(jì)中，面積是指一個(gè)設(shè)計(jì)消耗的 FPGA 內(nèi)部邏輯資源的數(shù)量，可以用 消耗的觸發(fā)器和查找表的個(gè) 數(shù)或者是等效邏輯門數(shù)來(lái)衡量；速度是指 一個(gè)設(shè)計(jì)在 FPGA 上穩(wěn)定運(yùn)行時(shí)所能達(dá)到的最高頻率，由設(shè)計(jì)時(shí) 序狀 態(tài)決定。 關(guān)于面積和速度的折衷，應(yīng)在滿足設(shè)計(jì)時(shí)序和工作頻率要求 的前提下，占用最小的芯片面積；或者在 所規(guī)定

12、的面積下，使得設(shè)計(jì) 的時(shí)序余量最大，能夠在更高的頻率上穩(wěn)定運(yùn)行。通常，在資源足夠的 情況下， 更多是選擇速度的最優(yōu)，這也是 FPGA 的特點(diǎn)。在具體設(shè)計(jì) 中，應(yīng)根據(jù)具體性能指標(biāo)要求，在保證系統(tǒng)功二 . 硬件原則第二個(gè)原則是硬件原則。 首先， 要注意 FPGA 的邏輯設(shè)計(jì)所采用 的硬件描述語(yǔ)言 VHDL 或 Verilog 與軟件語(yǔ)言 C 和 C 有本質(zhì) 區(qū) 別，在使用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)時(shí)，不應(yīng)片面追求代碼的簡(jiǎn)潔。 其 次，要采用正確的編碼方法。 要對(duì)所需實(shí)現(xiàn)的硬件電路的結(jié)構(gòu)和相互連 接有清晰的理解和構(gòu)想， 然 后再用適當(dāng)?shù)?VHDL 語(yǔ)言表達(dá)出來(lái)。 實(shí)際 上綜合軟件對(duì)所寫(xiě)的代碼在進(jìn)行推論的時(shí)

13、候， 得到的硬件結(jié)果會(huì) 因編 碼方式的不會(huì)而不同，直接影響硬件的實(shí)現(xiàn)。三 . 系統(tǒng)原則 第三個(gè)原則是系統(tǒng)原則。 FPGA 作為硬件系統(tǒng)設(shè)計(jì)， 應(yīng)該對(duì)設(shè)計(jì)全局進(jìn)行宏觀上的合理安排，包括邏輯 功能模塊劃分、時(shí) 鐘域信號(hào)的產(chǎn)生和驅(qū)動(dòng)、 模塊復(fù)用、 時(shí)序或引腳約束、 面積速度折衷等。 這些系統(tǒng)上的 考慮不僅關(guān)系到是否能夠最大程度地發(fā)揮項(xiàng)目成員的協(xié) 同設(shè)計(jì)能力，而且直接決定著設(shè)計(jì)的綜合、實(shí)現(xiàn)效 果和相關(guān)的操作時(shí) 間。 模塊化設(shè)計(jì)是系統(tǒng)原則的一個(gè)很好體現(xiàn)，它是自頂向下、模塊劃 分、分工協(xié)作設(shè)計(jì)思路的集中體現(xiàn)， 是大型復(fù)雜系統(tǒng)的推薦設(shè)計(jì)方法。 圖 1 是模塊化設(shè)計(jì)的簡(jiǎn)單流程。四 . 同步原則 在設(shè)計(jì)電路時(shí)，

14、可以有異步電路和同步電路兩種實(shí) 現(xiàn)方法。異步電路使用組合邏輯電路實(shí)現(xiàn)，沒(méi)有統(tǒng) 一的時(shí)鐘信號(hào)，容 易產(chǎn)生毛刺和競(jìng)爭(zhēng)冒險(xiǎn)； 同步時(shí)序電路使用組合邏輯和觸發(fā)器實(shí)現(xiàn)電路 功能，主要信號(hào) 和輸出信號(hào)都由時(shí)鐘驅(qū)動(dòng)觸發(fā)器產(chǎn)生，能夠避免毛刺， 信號(hào)穩(wěn)定。2、請(qǐng)以自己的語(yǔ)言描述什么是 SOPC 般SOPC系統(tǒng)應(yīng)具有哪 些基本組件？ （5 分）（1）, SOPC 它是用可編程邏輯技術(shù)把整個(gè)系統(tǒng)放到一塊硅片上 , 來(lái)用于嵌入式系統(tǒng)的研究和 電子信息處理 . SOPC 是一種特殊的嵌入 式系統(tǒng) , 它是片上系統(tǒng)（ SOC） ，即由單個(gè)芯片完成整個(gè) 系統(tǒng)的主要邏 輯功能但它不是簡(jiǎn)單的SOC，它也是可編程系統(tǒng)，具有靈活的

15、設(shè)計(jì)方式， 可裁減、 可擴(kuò)充、可升級(jí)，并具備軟硬件在系統(tǒng)可編程的功能。(2) PLL. CPU. RAM. ROM. IO. FLASH .UART.TIMER.3、請(qǐng)描述一下你對(duì) IP 核的理解以及其類型，并簡(jiǎn)要給出各類型 的定義和特點(diǎn)。 ( 5 分)(1). IP核( Intellectual Property core)是一段具有特定電路功能的硬件描述語(yǔ)言 程序，該程序與集成電路工藝無(wú)關(guān)，可以移植 到不同的半導(dǎo)體工藝中去生產(chǎn)集成電 路芯片。 (2). IP 內(nèi)核的三種類 型 IP 內(nèi)核可以在不同的硬件描述級(jí)實(shí)現(xiàn)，由此產(chǎn)生了三類 IP 內(nèi)核： 軟核 固核和 軟核、固核 軟核 固核 硬核。

16、硬核 (3). 軟核 軟核是 用 VHDL 等硬件描述語(yǔ)言描述的功能塊， 但是并不涉及用什么具體電路 元件實(shí)現(xiàn)這些功能。 軟 IP 通常是以硬件描述語(yǔ)言 HDL 源文件的形勢(shì) 出現(xiàn)，應(yīng)用開(kāi)發(fā)過(guò) 程與普通的 HDL 設(shè)計(jì)也十分相似，只是所需的開(kāi)發(fā) 硬軟件環(huán)境比較昂貴。軟 IP 的設(shè)計(jì) 周期短，設(shè)計(jì)投入少。由于不涉 及物理實(shí)現(xiàn)， 為后續(xù)設(shè)計(jì)留有很大的發(fā)揮空間，增大了 IP 的靈活性和 適應(yīng)性。 其主要缺點(diǎn)是在一定程度上使后續(xù)工序無(wú)法適應(yīng)整體設(shè)計(jì)，從 而需要一定程度的軟 IP 修正，在性能上也不可能獲得全面的優(yōu)化。 由于軟核是以源代 碼的形式提供，盡管源代碼可以采用加密方法，但 其知識(shí)產(chǎn)權(quán)保護(hù)問(wèn)題不

17、容忽視。 硬核提供設(shè)計(jì)階段最終階段產(chǎn)品：掩 模。以經(jīng)過(guò)完全的布局布線的網(wǎng)表形式提供， 硬核 這種硬核既具有可 預(yù)見(jiàn)性， 同時(shí)還可以針對(duì)特定工藝或購(gòu)買商進(jìn)行功耗和尺寸上的優(yōu) 化 盡管硬核由于缺乏靈活性而可移植性差， 但由于無(wú)須提供寄存器轉(zhuǎn)移級(jí) （RTL） 文件， 因而更易于實(shí)現(xiàn) IP 保護(hù)。 固核則是軟核和硬核的折衷。 大多數(shù)應(yīng)用于 FPGA 的 IP 內(nèi)核均為軟核， 軟核有助于 固核 用戶調(diào)節(jié) 參數(shù)并增強(qiáng)可復(fù)用性。軟核通常以加密形式提供，這樣實(shí)際的 RTL 對(duì) 用戶是 不可見(jiàn)的，但布局和布線靈活。在這些加密的軟核中，如果對(duì) 內(nèi)核進(jìn)行了參數(shù)化， 那么 用戶就可通過(guò)頭文件或圖形用戶接口 （GUI）

18、 方 便地對(duì)參數(shù)進(jìn)行操作。對(duì)于那些對(duì)時(shí)序要 求嚴(yán)格的內(nèi)核 （如 PCI 接口 內(nèi)核） ，可預(yù)布線特定信號(hào)或分配特定的布線資源，以滿足時(shí) 序要求。 這些內(nèi)核可歸類為固核， 由于內(nèi)核是預(yù)先設(shè)計(jì)的代碼模塊， 因此這有可 能影響 包含該內(nèi)核的整體設(shè)計(jì)。 由于內(nèi)核的建立 （setup） 、保持時(shí)間和 握手信號(hào)都可能是固定 的，因此其它電路的設(shè)計(jì)時(shí)都必須考慮與該內(nèi) 核進(jìn)行正確地接口。如果內(nèi)核具有固定布 局或部分固定的布局，那么 這還將影響其它電路的布局。4、請(qǐng)簡(jiǎn)要寫(xiě)出 SOPC 的設(shè)計(jì)流程，同時(shí)以數(shù)字鐘為例，畫(huà)出設(shè)計(jì)流程 圖。（ 7 分） （1） 一、創(chuàng)建 Quartus II 工程 二、創(chuàng)建 Nios

19、II 系 統(tǒng)模塊 一個(gè)完整的 Nios II 系統(tǒng)模塊包括 Nios II 處理器和相關(guān)的 系統(tǒng)外設(shè)。創(chuàng)建系統(tǒng)（輸入系統(tǒng)的名字）T設(shè)置系統(tǒng)主頻和指定目 標(biāo)FPG*加入Nios II CPU 模塊加入IP 外設(shè)模塊（Nios II CPU 通過(guò)這些外設(shè)與外部硬件進(jìn)行連接和通訊）分配IP外設(shè)模塊的地址和中斷號(hào)（中斷號(hào)越低，中斷優(yōu)先級(jí)越高）三、配置 Nios II 系統(tǒng)四、將 Nios II 系統(tǒng)模塊、 LPM 和用戶自定義模塊連接起來(lái)五、編譯、引腳分配、編程下載 （2）新建 quartusII 工程新建 sopc 模塊構(gòu)建軟核及端口自動(dòng)分配地址和 中斷 打開(kāi) niosII 進(jìn)行軟 件開(kāi)發(fā)編譯 編譯

20、 分配管腳 下載 編譯5、請(qǐng)簡(jiǎn)要描述用戶自定義 IP 核的設(shè)計(jì)步驟。（ 8 分） . （1） . 定義關(guān)鍵特征：核基本功能，可配置參數(shù) （2）. 計(jì)劃和規(guī)范： 1. 詳細(xì) 的 ip 核功能規(guī)范 2. 詳細(xì)的 VIP 規(guī)范 3. 詳細(xì)的項(xiàng)目計(jì)劃 （3）. 設(shè)計(jì) 驗(yàn)證 IIP 和 VIP （4）. 產(chǎn)品化：附加的測(cè)試和最終的封裝 （ 5）.Alp ha 測(cè)試形成可用版本6、SOPC構(gòu)建系統(tǒng)，當(dāng)添加某一外設(shè)時(shí)，此時(shí)外設(shè)相當(dāng)于從設(shè)備， 描述一些常用從 設(shè)備與主機(jī)之間的接口信號(hào)類型及其寬度和方向。 （ 8 分）五、程序題（本大題共 2 個(gè)小題，共 27 分）1、用 Verilog HDL 或者 VHDL

21、 編寫(xiě) 8bit 并行輸入 1bit 串行輸12 分）出的接口轉(zhuǎn)換模塊。 （提示：注意輸入和輸出的時(shí)鐘）Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_ logic_unsigned.all; Use ieee.std_logic_arith.all; Entity bing zhuanchuan is Port (cp:in std_logic; cs:in std_logic; datain: in std_logic_vector(15 downto 0); output:out std_logic); end bingzh

22、uanchuan; Architecture a of bingzhuanchuan issignal cnt:std_logic_vector(3 downto 0); signal z:std_log ic; beginprocess(cp) begin if cs='1' then cnt<="0000" elsif cp'ev ent and cp='0' then if cnt="1111" then cnt<="0000" else cnt< =cnt+1; end if; end if; end process;process(cnt) begin case cnt is when "0000"=>z<=datain(15); when "0001"=>z<=datain(14); when "0010"=>z<=datain(13); when "0011"=>z<=datain(12); when "0100"=>z<=datain(11); when