DDR2 SDRAM控制器的數(shù)據(jù)通道設(shè)計(jì)

1、DDR2 SDRAM控制器的數(shù)據(jù)通道設(shè)計(jì)摘要：在 DDR2 SDRAM 控制器的設(shè)計(jì)中，用戶端與DDR2存儲(chǔ)器端之間數(shù)據(jù)通道的設(shè)計(jì)是提高數(shù)據(jù)傳輸率的關(guān)鍵，也是控制器設(shè)計(jì)中的難點(diǎn)。本文首先簡單介紹了DDR2 SDRAM控制器的整體結(jié)構(gòu)，然后分析了DDR2存儲(chǔ)器的讀寫時(shí)序過程，并提出了雙向數(shù)據(jù)DQ 與同步信號(hào)DQS 的相位關(guān)系要求，最后在闡述了數(shù)據(jù)通道要求實(shí)現(xiàn)的具體功能后直接使用Altera 公司提供的IP 核設(shè)計(jì)了一種高速數(shù)據(jù)通道，并在時(shí)序仿真后在硬件平臺(tái)上通過了驗(yàn)證。關(guān)鍵詞： DDR2 SDRAM 控制器 數(shù)據(jù)通道 IP核；中圖分類號(hào)：TP274+.2 TN702 文獻(xiàn)標(biāo)志碼：A 文章編號(hào)：T

2、he Design of DDR2 SDRAM Controller Data-pathLv Liang Wang Houjun Fu Zaiming(School of Automation, University of Electronic Science and Technology of China, Chengdu611731, Chinaabstract : In the design of DDR2 SDRAM controller, the design of the data channel between client and DDR2 memory is the key

3、to improve the data transfer rate, and is the difficulty in the design of controller. Firstly this paper simply introduces the overall structure of the DDR2 SDRAM controller, then analyses the time sequence of DDR2 memory, and put forward the requirements about the two-way data DQ and synchronizatio

4、n signal the phase relationship DQS . Finally after introduce the data channel requested to realize the specific function ，directly using the IP core offered by the company of altera design a high-speed data channels, and verified in sequential simulation.key words: DDR2 SDRAM controller data channe

5、l IP core；1 引言隨著現(xiàn)代科技的發(fā)展，存儲(chǔ)器對(duì)現(xiàn)代數(shù)字化系統(tǒng)的性能至關(guān)重要，面對(duì)越來越多的應(yīng)用需求，存儲(chǔ)技術(shù)發(fā)展迅速，其中DDR2 存儲(chǔ)器以其高速、大容量和高性價(jià)比等優(yōu)點(diǎn)已經(jīng)被應(yīng)用在多個(gè)領(lǐng)域。但在使用DDR2 存儲(chǔ)器時(shí)，用戶端與存儲(chǔ)器端之間的數(shù)據(jù)傳輸面臨兩個(gè)問題：第一，數(shù)據(jù)DQ 和同步信號(hào)DQS 的相位管理；第二，DDR2在系統(tǒng)時(shí)鐘的雙沿都采集數(shù)據(jù)，則存儲(chǔ)器輸出的數(shù)據(jù)速率為用戶端中數(shù)據(jù)速率的兩倍。在本文中采用IP 核DQ 模塊和DQS 模塊設(shè)計(jì)了一種數(shù)據(jù)通道，有效的解決了這兩個(gè)問題。2 DDR2 SDRAM控制器的整體結(jié)構(gòu)存儲(chǔ)器控制器的主要功能是控制存儲(chǔ)器輸入/輸出數(shù)據(jù)，并對(duì)數(shù)據(jù)進(jìn)行

6、必要的處理?？刂破饔?個(gè)模塊構(gòu)成：初始化模塊、控制模塊、命令產(chǎn)生模塊、刷新請(qǐng)求模塊、時(shí)鐘模塊，數(shù)據(jù)通道模塊。初始化模塊根據(jù)實(shí)際應(yīng)用要求對(duì)DDR2存儲(chǔ)器的工作模式和時(shí)序參數(shù)進(jìn)行設(shè)置；控制模塊就是狀態(tài)控制模塊，根據(jù)系統(tǒng)的運(yùn)行狀態(tài)對(duì)存儲(chǔ)器發(fā)出不同的狀態(tài)控制命令；命令產(chǎn)生模塊是控制器直接與存儲(chǔ)器之間命令通信的模塊。刷新請(qǐng)求模塊會(huì)每隔一定的時(shí)間段后發(fā)出一個(gè)刷新請(qǐng)求信號(hào)，對(duì)DDR2進(jìn)行一次刷新操作。時(shí)鐘產(chǎn)生模塊提供全局系統(tǒng)時(shí)鐘和利用鎖相環(huán)PLL 可以產(chǎn)生系統(tǒng)所需的其他時(shí)鐘頻率。數(shù)據(jù)通道模塊為存儲(chǔ)器端與用戶端之間傳遞數(shù)據(jù)的一個(gè)通路，對(duì)讀1寫的數(shù)據(jù)DQ 和同步信號(hào)DQS 進(jìn)行處理。之后，要等待tWR 個(gè)時(shí)鐘周

7、期才能進(jìn)行預(yù)充電操作。預(yù)充電之后要等待至少tRP 個(gè)時(shí)鐘周期才能發(fā)送激活命令開始新的寫過程。 3 DDR2 SDRAM的讀寫時(shí)序在對(duì)DDR2 SDRAM進(jìn)行讀寫操作時(shí)，首先發(fā)送激活命令，地址線上送出要求讀寫的行地址和bank 地址，然后等待TRCD 時(shí)間后再發(fā)送讀寫命令，TRCD 是對(duì)DDR2發(fā)出激活命令與讀寫命令之間最小等待時(shí)間。在發(fā)送讀寫命令時(shí)，地址線上同時(shí)送出要讀寫的列地址，這樣就完成了一次讀寫過程。 3.1 DDR2 SDRAM讀操作時(shí)序DDR2 SDRAM引入了 Posted CAS功能，能將CAS 信號(hào)提前到RAS 信號(hào)后面的一個(gè)時(shí)鐘周期發(fā)送，可以有效解決DDR2 SDRAM中指令

8、沖突問題，提高了存儲(chǔ)器總線的利用率。這樣讀取潛伏期變?yōu)镽L=AL+CL，AL 為附加潛伏期，CL 為讀命令發(fā)出到輸出第一個(gè)有效數(shù)據(jù)的時(shí)間。 圖2 DDR2 寫操作時(shí)序圖圖2是WL=RL-1=2,BL=4的DDR2寫操作時(shí)序圖。圖中DQS 信號(hào)作為數(shù)據(jù)DQ 的采集信號(hào)同步的輸入DDR2內(nèi)。為了能夠在DDR2中正確的完全的采集到數(shù)據(jù)DQ ，第一個(gè)DQS2信號(hào)的邊沿要對(duì)準(zhǔn)第一個(gè)數(shù)據(jù)DQ 的中心。4 DDR2控制器數(shù)據(jù)通道設(shè)計(jì)4.1 數(shù)據(jù)通道的作用控制器的數(shù)據(jù)通道為DDR2 SDRAM的雙向數(shù)據(jù)總線與本地用戶端讀寫數(shù)據(jù)總線提供接口，主要傳送的是DQS 和DQ 信號(hào)。在讀操作時(shí)，由DDR2存儲(chǔ)器輸出的數(shù)

9、據(jù)DQ 和同步信號(hào)DQS 經(jīng)過了走線和端口的延遲，傳輸?shù)接脩舳藭r(shí)會(huì)和系統(tǒng)時(shí)鐘有不同步的問題，但數(shù)據(jù)DQ 和同步信號(hào)DQS 經(jīng)過相同的 延遲，故采用DQS 作為用戶端接收數(shù)據(jù)DQ 的時(shí)鐘。從DDR2存儲(chǔ)器輸出的DQS 和DQ 是邊沿對(duì)齊的，經(jīng)過數(shù)據(jù)通道處理后，DQS 信號(hào)邊沿相對(duì)數(shù)據(jù)DQ 延時(shí) 90°相位, 即DQS 信號(hào)的采樣沿對(duì)準(zhǔn)數(shù)據(jù)DQ 的中間，這樣就能保證正確的接收數(shù)據(jù)DQ 。在寫操作時(shí)，數(shù)據(jù)DQ 和采集信號(hào)DQS 都由控制器送入DDR2存儲(chǔ)器，兩者由不同的時(shí)鐘輸出，產(chǎn)生DQS 信號(hào)的時(shí)鐘采用系統(tǒng)時(shí)鐘，輸出數(shù)據(jù)DQ 的時(shí)鐘采用系統(tǒng)時(shí)鐘移相90°之后的時(shí)鐘，這樣寫入DD

10、R2存儲(chǔ)器的同步信號(hào)正好對(duì)準(zhǔn)數(shù)據(jù)DQ 的中心，滿足了存儲(chǔ)器在寫操作時(shí)對(duì)圖1 DDR2讀操作時(shí)序圖從讀操作時(shí)序圖中可以看出存儲(chǔ)器在系統(tǒng)時(shí)鐘的上升沿和下降沿都有數(shù)據(jù)DQ 輸出，在輸出數(shù)據(jù)的同時(shí)還伴隨著一對(duì)差分?jǐn)?shù)據(jù)同步信號(hào)DQS 和#DQS（在本設(shè)計(jì)中只用了DQS 信號(hào)），其頻率與系統(tǒng)時(shí)鐘相同，且與輸出的數(shù)據(jù)DQ 雙邊沿對(duì)齊。 3.2 DDR2 SDRAM寫操作時(shí)序WL 為寫入潛伏期，指從寫入命令發(fā)出到第一組數(shù)據(jù)輸入的潛伏期，一般為讀入潛伏期減一個(gè)時(shí)鐘周期。在發(fā)送完最后一組數(shù)據(jù)DQ 和DQS 相位關(guān)系的要求。DDR2 SDRAM數(shù)據(jù)接口在系統(tǒng)時(shí)鐘的兩個(gè)邊沿都要采集數(shù)據(jù)，故在系統(tǒng)時(shí)鐘頻率下存儲(chǔ)器端的數(shù)

11、據(jù)傳輸速率是用戶端的兩倍。3移相后的DQS 信號(hào)即dqinclk 從DQ 模塊的inclock 引腳輸入，作為DQ 模塊的讀時(shí)鐘。數(shù)據(jù)DQ 通過DQ 模塊處理后，數(shù)據(jù)DQ 位寬升為原來的一倍，數(shù)據(jù)速率降為原來的一本設(shè)計(jì)中采用改變數(shù)據(jù)位寬的方法，在讀操作時(shí)，用兩倍的DQS 信號(hào)頻率接收從DDR2輸出的數(shù)據(jù)，并將數(shù)據(jù)位寬的寬度翻倍，數(shù)據(jù)速率降為原來的一半，在寫操作時(shí)，將用戶端送出的數(shù)據(jù)寬度減半后用兩倍的系統(tǒng)時(shí)鐘頻率將數(shù)據(jù)送給DDR2，數(shù)據(jù)速率升為原來的一倍。本設(shè)計(jì)中數(shù)據(jù)通道采用altera 公司提供的IP 核DQ 和DQS 模塊搭建，如圖3所示。 圖3 數(shù)據(jù)通道實(shí)現(xiàn)示意圖一位DQS 信號(hào)可以支持8

12、、16或32位數(shù)據(jù)DQ ，上圖所示的數(shù)據(jù)通道采用了一位DQS 信號(hào)支持八位數(shù)據(jù)DQ, 故要實(shí)現(xiàn)DDR2存儲(chǔ)器與用戶端之間的16位數(shù)據(jù)位寬，要用兩個(gè)8位位寬的DQ 模塊和一個(gè)兩位位寬的DQS 模塊。4.2 讀數(shù)據(jù)通道由存儲(chǔ)器輸出的16位數(shù)據(jù)DQ 輸入兩個(gè)DQ 模塊的I/O口padio7.0，同步信號(hào)DQS 輸入DQS 模塊的I/O口dqs_padio1.0。DQS 模塊利用FPGA 內(nèi)部的硬核DLL 使DQS 信號(hào)移相90°后，從dqinclk1.0輸出。延遲鎖相環(huán)(DLL主要利用自身的反饋結(jié)構(gòu)來產(chǎn)生精準(zhǔn)的時(shí)間延遲, 且這個(gè)時(shí)間延遲不隨外界條件(如溫度, 電壓 的變化而改變。半，由da

13、taout7.0和dataout_ddio7.0端口輸出到用戶端。在Quartus9.0中仿真后得到的時(shí)序圖如圖4所示。 4.3 寫數(shù)據(jù)通道寫入存儲(chǔ)器數(shù)據(jù)ddr_data_out31.0輸入兩個(gè)DQ 模塊的端口datain_h7.0和datain_l7.0，通過DQ 模塊處理過后，數(shù)據(jù)位寬降為原來的一半，數(shù)據(jù)速率升為原來的一倍，從I/O口padio7.0輸出給DDR2存儲(chǔ)器。DQS 模塊的寫時(shí)鐘與系統(tǒng)時(shí)鐘相同，從outclk1.0輸入； DQ模塊的寫時(shí)鐘是由系統(tǒng)時(shí)鐘移相90°之后提供的，從DQ 模塊的outclock 輸入。通過DQ 和DQS 模塊處理后，輸出的信號(hào)DQS 的第一個(gè)有

14、效沿與第一個(gè)數(shù)據(jù)DQ 的中心對(duì)齊，使DDR2存儲(chǔ)器能正確的采集到數(shù)據(jù)，在Quartus9.0中仿真后得到的時(shí)序圖如圖5所示。注意DQ 模塊和DQS 模塊上的oe 端口是寫使能，當(dāng)oe 為高電平時(shí)，DQ 模塊和DQS 模塊為寫狀態(tài)；反之，為讀狀態(tài)；由inclk 端口輸入的時(shí)鐘是硬核DLL 的工作時(shí)鐘。5 驗(yàn)證結(jié)果與分析本設(shè)計(jì)先用Quartus9.0軟件進(jìn)行綜合、時(shí)序分析、布局布線和仿真，最后仿真結(jié)果正確，滿足設(shè)計(jì)要求。DDR2 SDRAM的控制器是在Altera 公司Stratix 系列的FPGA EP2S15F484C3芯片上實(shí)現(xiàn)，存儲(chǔ)器采用ISSI 公司的IS43DR16640A 完成對(duì)數(shù)據(jù)

15、的高速存儲(chǔ)，其存儲(chǔ)空間為1G ，數(shù)據(jù)寬度為16bit 。利用以上硬件平臺(tái)對(duì)本文中設(shè)計(jì)的控制器數(shù)據(jù)通道行調(diào)試與驗(yàn)證，結(jié)果顯示此數(shù)據(jù)通道運(yùn)行穩(wěn)定，時(shí)序滿足本設(shè)計(jì)要求。且在硬件平臺(tái)上經(jīng)過反復(fù)測試后，最后得出該數(shù)據(jù)通道能在200MHz 時(shí)鐘頻率下穩(wěn)定正確的運(yùn)行58。圖4 讀操作時(shí)的數(shù)據(jù)通道時(shí)序仿真圖圖5 寫操作時(shí)的數(shù)據(jù)通道時(shí)序仿真圖6 結(jié)束語技術(shù)探析J.國外電子測量技術(shù)，2006,25(09: 75-79.6 劉冠男, 歐明雙, 宋何娟. DDR2 SDRAM控制器的設(shè)計(jì)及FPGA 驗(yàn)證J.中國集成電路, 2010,(04:42-45.7 陳宏銘, 程玉華. 高效能, 低功耗DDR2控制器的硬件實(shí)現(xiàn)J

16、. 中國集成電路, 2011,(05:58-65 .8 馬卓凡. 基于Infiniium MSO9000系列示波器的DDR 總線測試方案J.國外電子測量技術(shù),2009,28(11:10-16.9泰克為業(yè)界領(lǐng)先的DDR 測試和驗(yàn)證解決方案系列增加兩項(xiàng)新功能J.電子測量與儀器學(xué)報(bào)，2009,23(12:54-54.10 廖永波, 李平, 阮愛武. 一種FPGA 的可編程邏輯單元的全覆蓋測試方法J.儀器儀表學(xué)報(bào),2010,31(04:857-861.本文提出的DDR2 SDRAM控制器數(shù)據(jù)通道的設(shè)計(jì)方案，簡單易用，且由于采用了IP 核，使得數(shù)據(jù)的時(shí)序精確，讀寫數(shù)據(jù)率高，具有良好的參考和應(yīng)用價(jià)值。參考文獻(xiàn)1趙天云, 王洪迅, 郭雷, 畢篤彥.DDR2 SDRAM控制器的設(shè)計(jì)與實(shí)