課程設(shè)計采用EDA技術(shù)設(shè)計簡單微處理器

1、. . . . 計算機組成原理課程設(shè)計報告簡單微處理器的設(shè)計簡單微處理器的設(shè)計摘要：本課程設(shè)計采用EDA技術(shù)設(shè)計簡單微處理器。系統(tǒng)設(shè)計采用自頂向下的設(shè)計方法。它由數(shù)的輸入，數(shù)的比較，數(shù)的交換和結(jié)果輸出四部分組成。系統(tǒng)實現(xiàn)采用硬件描述語言VHDL把系統(tǒng)電路按模塊化方式進行設(shè)計，然后進行編程、時序仿真并分析。系統(tǒng)結(jié)構(gòu)簡單，使用方便，功能齊全，精度高，具有一定的應(yīng)用價值。關(guān)鍵詞：處理器；輸入；比較；交換24 / 26目錄1 引言11.1課題設(shè)計的背景、目的11.2 課程設(shè)計的容12 EDA、VHDL簡介32.1 EDA簡介32.2VHDL簡介3VHDL語言的特點3VHDL的設(shè)計流程43 簡單微處理器

2、的設(shè)計過程53.1設(shè)計規(guī)劃53.2 各模塊設(shè)計與相應(yīng)程序54 系統(tǒng)仿真91.數(shù)的輸入.92 數(shù)的比較。93 交換兩個數(shù)。104 結(jié)果輸出（從小到大）.10結(jié)束語11致12參考文獻13附錄141 引 言隨著社會的發(fā)展，科學(xué)技術(shù)也在不斷的進步。特別是計算機產(chǎn)業(yè)，可以說是日新月異，而處理器，作為計算機中的一個重要部分，其性能從很大程度上決定了計算機的性能。本設(shè)計介紹的簡單微處理器，要求具有以下驗證程序所要求的功能：輸入包含10個整數(shù)（無符號數(shù)）的數(shù)組M，按從小到大的順序輸出這10個數(shù)。1.1課題設(shè)計的背景、目的微處理器技術(shù)的發(fā)展是與微電子技術(shù)即大規(guī)模集成電路技術(shù)的發(fā)展分不開的。微電子技術(shù)以每18個月

3、集成度提高一倍的速度迅速發(fā)展。20世紀80年代初，主要是16位微處理器8086/8088。1985年推出了80386微處理器，完成了16位體系結(jié)構(gòu)向32位體系結(jié)構(gòu)的轉(zhuǎn)變。1989年80486出現(xiàn)了。80486的設(shè)計目標是提高指令執(zhí)行速度和支持多處理器系統(tǒng)。80486在芯片部增加一個8KB的高速緩沖存儲器(cache)，還增加了相當于80387的浮點部件(FPU)，在基本指令的實現(xiàn)上，采用硬布線邏輯而不是微程序技術(shù)。1993年3月，Intel公司推出了第一代“奔騰”微處理器(Pentium)，微處理器技術(shù)發(fā)展進入了一個新的階段。到目前為止，“奔騰”已有四代產(chǎn)品?！氨简v”的設(shè)計思想是把如何提高微處

4、理器部指令執(zhí)行的并行性作為主導(dǎo)。指令執(zhí)行的并行性越好，微處理器的性能就越高。本次設(shè)計的目的就是了解并掌握VHDL硬件描述語言的設(shè)計方法和思想，通過學(xué)習的VHDL語言結(jié)合電子電路的設(shè)計知識理論聯(lián)系實際，掌握所學(xué)的課程知識，學(xué)習VHDL基本單元電路的綜合設(shè)計應(yīng)用。通過對實用電子稱的設(shè)計，鞏固和綜合運用所學(xué)課程，理論聯(lián)系實際，提高IC設(shè)計能力，提高分析、解決計算機技術(shù)實際問題的獨立工作能力。通過課程設(shè)計深入理解VHDL語言的精髓，達到課程設(shè)計的目標。1.2 課程設(shè)計的容本設(shè)計主要介紹的設(shè)計一臺簡單微處理器，要求具有以下驗證程序所要求的功能：輸入包含10個整數(shù)（無符號數(shù)）的數(shù)組M，按從小到大的順序輸出

5、這10個數(shù)。( 1 )程序開始與輸入10個數(shù)據(jù)。( 2 )數(shù)的比較。( 3 )交換兩個數(shù)。( 4 )結(jié)果輸出（從小到大）。2EDA、VHDL簡介2.1 EDA簡介EDA是Electronic Design Automation(電子設(shè)計自動化)的縮寫，EDA技術(shù)是20世紀90年代初以來迅速發(fā)展起來的現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)。它可以編程邏輯器件（PLD）為載體，以計算機為工作平臺，以EDA工具軟件為開發(fā)環(huán)境，以硬件描述語言（HDL）作為電子系統(tǒng)功能描述方式，以電子系統(tǒng)設(shè)計為應(yīng)用方向的電子產(chǎn)品自動化設(shè)計過程。2.2VHDL簡介VHDL的英文全名是Very-High-Speed Integrat

6、ed Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言 。自IEEE公布了VHDL的標準版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的容，公布了新版本的VHDL，即IEEE標準的1076-1993版本，（簡稱93版）。現(xiàn)在，VHDL和

7、Verilog作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL于Verilog語言將承擔起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。2.3VHDL語言的特點VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,與端口)和部（或稱不可視部分），既涉與實體的部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。應(yīng)用VHDL進行工程設(shè)計的優(yōu)點是

8、多方面的。（1）與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。（3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。（4）對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動

9、的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。（5）VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。2.4VHDL的設(shè)計流程它主要包括以下幾個步驟：1.設(shè)計規(guī)的定義這個有點象系統(tǒng)的設(shè)計的總體規(guī)劃，就是要明確這個系統(tǒng)有哪些設(shè)計要求，和你要想到達的目標。2.采用VHDL進行設(shè)計描述這部分包括設(shè)計規(guī)劃和程序的編寫。設(shè)計規(guī)劃主要包括設(shè)計方式的選擇與是否進行模塊劃分。設(shè)計方式一般包括直接設(shè)計，自頂向下和自底向下設(shè)計，這個和其他軟件語言差不多。最重要還是模塊劃分，這個和設(shè)計者的設(shè)計水平有很大關(guān)系。 完成規(guī)劃設(shè)計后，就可以編寫個模塊的VHDL程序

10、了，最后將各模塊的VHDL程序綜合起來就完成了整個設(shè)計的VHDL描述.3.VHDL程序仿真 這個過程和其他軟件語言沒什么區(qū)別。4.綜合、優(yōu)化和布局布線綜合指的是將設(shè)計描述轉(zhuǎn)化成底層電路的表示形式，其結(jié)果是一個網(wǎng)表或者是一組邏輯方程；優(yōu)化，這個主要是為了提高程序的執(zhí)行效率與減少資源的利用；布局布線，指的是將邏輯關(guān)系轉(zhuǎn)化成電路連接的方式。5.后仿真。這個與VHDL程序仿真不同，這個不僅是對邏輯方面的驗證，還要進行時序功能驗證。6.器件編程3 簡單微處理器的設(shè)計過程3.1設(shè)計規(guī)劃計算器通過簡單的數(shù)字鍵盤輸入操作數(shù)，其中所鍵入的數(shù)據(jù)將被暫存在移位寄存器中，然后根據(jù)運算符執(zhí)行產(chǎn)生不同的操作結(jié)果，所獲得的

11、運算結(jié)果再通過譯碼電路轉(zhuǎn)移到七段顯示器輸出。整個微處理器的工作原理圖如圖3.11所示。圖3.1 微處理器的工作原理圖3.2 各模塊設(shè)計與相應(yīng)程序本系統(tǒng)設(shè)計了10條指令：IN1(輸入到目的寄存器)，MOV（將一個數(shù)送入目的寄存器），MOV1（將源寄存器中的數(shù)據(jù)存儲到目的寄存器所指向的地址單元），MOV2（將源寄存器所指向的地址單元中的數(shù)送入目的寄存器）， OUT1(輸出)，CMP（將目的寄存器和源寄存器所指向的地址單元中的數(shù)據(jù)進行比較），DEC（將目的寄存器中的數(shù)據(jù)自減一），INC（將目的寄存器中的數(shù)據(jù)自加一），JMP（無條件跳轉(zhuǎn)），（小于跳轉(zhuǎn)），下表列出了每條指令的格式、匯編符號和指令功能。表

12、3.2 指令系統(tǒng)格式表助記符號指令格式功 能IN1 Rd1000Rd (SW)-RdMOV im Rd 1001Rdim(im)RdMOV1 Rs Rd1010Rs Rd(Rs)-RdMOV2 Rs Rd 1011 Rs Rd(Rs)RdOUT1 Rd1100Rs （Rs）LEDCMPRs Rd1101 RsRd(Rs)-(Rd),鎖存CY和ZIDEC Rd1110Rd(Rd)-1RdINC Rd1111 Rd(Rd)+1RdJMP addr0110addraddr-PC addr0111addr若小于，則addr-PC關(guān)鍵程序數(shù)的選擇模塊LIBRARY IEEE;USE IEEE.STD_L

13、OGIC_1164.ALL;ENTITY MUX5 ISPORT( R0_B,R1_B,R2_B,R3_B,ALU_B:IN STD_LOGIC; R0_IN,R1_IN,R2_IN,R3_IN,ALU_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); MUX5OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END MUX5;ARCHITECTURE A OF MUX5 ISBEGIN PROCESS(ALU_B,R3_B,R2_B,R1_B,R0_B) BEGIN IF(ALU_B=1 AND R3_B=1 AND R2_B=1 AND R

14、1_B=1 AND R0_B=0) THEN MUX5OUT=R0_IN; ELSIF(ALU_B=1 AND R3_B=1 AND R2_B=1 AND R1_B=0 AND R0_B=1) THEN MUX5OUT=R1_IN; ELSIF(ALU_B=1 AND R3_B=1 AND R2_B=0 AND R1_B=1 AND R0_B=1) THEN MUX5OUT=R2_IN; ELSIF(ALU_B=1 AND R3_B=0 AND R2_B=1 AND R1_B=1 AND R0_B=1) THEN MUX5OUT=R3_IN; ELSIF(ALU_B=0 AND R3_B=1

15、AND R2_B=1 AND R1_B=1 AND R0_B=1) THEN MUX5OUT=ALU_IN; ELSE MUX5OUT=ALU_IN; END IF; END PROCESS;END A;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FEN2 ISPORT( MUX5_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); LED_B,WR: IN STD_LOGIC; OUT_MUX3,OUT_PUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END FEN2;ARCHITECTUR

16、E A OF FEN2 ISBEGIN PROCESS(LED_B) BEGIN IF(LED_B=0 AND WR=0) THEN OUT_PUT=MUX5_IN; OUT_MUX3=00000000; ELSE OUT_MUX3=MUX5_IN; END IF; END PROCESS;END A;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX3 ISPORT( SW_B,CS:IN STD_LOGIC; FEN2_IN,MUX2_2IN,SW_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); MUX3OUT:O

17、UT STD_LOGIC_VECTOR(7 DOWNTO 0) );END MUX3;ARCHITECTURE A OF MUX3 ISBEGINPROCESS(SW_B,CS) BEGIN IF(SW_B=0 AND CS=1) THEN MUX3OUT=SW_IN; ELSIF(SW_B=1 AND CS=0) THEN MUX3OUT=MUX2_2IN; ELSIF(SW_B=0 AND CS=0) THEN MUX3OUT=FEN2_IN; ELSE MUX3OUTR2則跳轉(zhuǎn)到交換，否則順序執(zhí)行。圖4.2 數(shù)的比較4.3交換兩個數(shù)。如圖4.3，由于R3種的數(shù)25大于R2中的數(shù)15，則進

18、行交換。使R2每次存入最大的值后，R3繼續(xù)讀入R1地址的值繼續(xù)進行比較。圖4.3 交換兩個數(shù)4.4 結(jié)果輸出圖4.4中的R0控制循環(huán), R1與用自增, R2用于輸出寄存器.結(jié)果從QD輸出。圖中剛好從最小的數(shù)06開始輸出。圖4.4結(jié)果輸出結(jié)束語我在老師的細心指導(dǎo)和同學(xué)們的耐心幫助之下成功完成了本次實驗，并能得到預(yù)期的實驗結(jié)果。在這段時間，我努力學(xué)習了計算機系統(tǒng)結(jié)構(gòu)，VHDL等相關(guān)的各項知識，也查閱不少資料，并能夠?qū)⒄n堂上所學(xué)的知識運用于實際的設(shè)計中，能夠很好的進行理論聯(lián)系實際進行開發(fā)。通過解決這次設(shè)計和設(shè)計中遇到的問題，也積累了一定的經(jīng)驗。對以后從事集成電路設(shè)計工作會有一定的幫助。在應(yīng)用VHDL

19、的過程中讓我真正領(lǐng)會到了其并行運行與其他軟件（C語言）順序執(zhí)行的差別與其在電路設(shè)計上的優(yōu)越性。致 本課程設(shè)計在選題和設(shè)計過程中得到了肖曉麗老師的悉心指導(dǎo)，肖老師多次詢問課程設(shè)計進程，并多次指導(dǎo)我對課程設(shè)計進行修改，幫助我完善了該課程設(shè)計。在此對肖老師表示衷心的感。 還要感寢室的同學(xué)們，你們對我技術(shù)和精神上的幫助，你們。參考文獻1 黃仁欣.EDA技術(shù)實用教程.:清華大學(xué),20062黃志鵬,付麗琴.可編程邏輯器件開發(fā)技術(shù)MAX+pius.:國防工業(yè),20053松.VHDL實用教程M.:電子科技大學(xué),20004譚會生.EDA技術(shù)基礎(chǔ).:大學(xué),20045 剛，龍海燕.現(xiàn)代電子技術(shù)VHDL與數(shù)字系統(tǒng)設(shè)計

20、.電子工業(yè)，2004附 錄程序清單：1 ALU子模塊LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ALU ISPORT( AC, DR: IN STD_LOGIC_VECTOR(7 DOWNTO 0); S1, S0: IN STD_LOGIC; BCDOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); CY,ZI: OUT STD_LOGIC );END ALU;ARCHITECTURE A OF

21、 ALU ISSIGNAL AA,BB,TEMP: STD_LOGIC_VECTOR(8 DOWNTO 0);BEGIN PROCESS(S1,S0) BEGIN IF(S1=0 AND S0=0) THEN BCDOUT = AC + DR; AA=0∾ BB=0&DR; TEMP = AA + BB; CY=TEMP(8); IF( TEMP =100000000) THEN ZI = 1; ELSE ZI = 0; END IF; ELSIF(S1=0 AND S0=1) THEN BCDOUT = AC - DR; AA=0∾ BB=0&DR; TEMP = AA - BB

22、; CY=TEMP(8); IF( TEMP =000000000) THEN ZI = 1; ELSE ZI = 0; END IF; ELSIF(S1=1 AND S0=0) THEN AA=0∾ TEMP=AA+1; BCDOUT=TEMP(7 DOWNTO 0); CY=TEMP(8); IF( TEMP =100000000) THEN ZI = 1; ELSE ZI = 0; END IF; ELSIF(S1=1 AND S0=1) THEN AA=0∾ TEMP=AA-1; BCDOUT=TEMP(7 DOWNTO 0); CY=TEMP(8); IF( TEMP =

23、000000000) THEN ZI = 1; ELSE ZI = 0; END IF; ELSE BCDOUT = 00000000; CY = 0; ZI = 0; END IF; END PROCESS;END A;2狀態(tài)條件寄存器子模塊LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LS74 ISPORT( LDFR:IN STD_LOGIC; CY,ZI:IN STD_LOGIC; FC,FZ:OUT STD_LOGIC );END LS74;ARCHITECTURE A OF LS74 ISBEGIN PROCESS(LDFR) BE

24、GIN IF(LDFREVENT AND LDFR=1) THEN FC=CY; FZ=ZI; END IF; END PROCESS;END A;3時序產(chǎn)生器子模塊LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER ISPORT( Q,CLR:IN STD_LOGIC; T2,T3,T4:OUT STD_LOGIC );END COUNTER;ARCHITECTURE A OF COUNTER ISSIGNAL

25、X:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN PROCESS(Q,CLR) BEGIN IF(CLR=0) THEN T2=0; T3=0; T4=0; X=00; ELSIF(QEVENT AND Q=1) THEN X=X+1; T2=(NOT X(1) AND X(0); T3=X(1) AND (NOT X(0); T4=X(1) AND X(0); END IF; END PROCESS;END A;4.程序計數(shù)器子模塊LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL

26、;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PC ISPORT( LOAD,LDPC,CLR:IN STD_LOGIC; BUS_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); PCOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END PC;ARCHITECTURE A OF PC ISSIGNAL QOUT: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(LDPC,CLR,LOAD) BEGIN IF (CLR=0) THEN QOUT= 00000000; E

27、LSIF (LDPCEVENT AND LDPC=1) THEN IF (LOAD=0) THEN QOUTPC ELSE QOUT= QOUT+1; -PC+1 END IF; END IF; END PROCESS; PCOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT R

28、OMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT ROMOUT NULL; END CASE; END IF; END PROCESS;END A;6.RAM子模塊LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_

29、LOGIC_UNSIGNED.ALL;ENTITY RAM IS PORT( WR,CS:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); ADDR:IN STD_LOGIC_VECTOR(7 DOWNTO 0) );END RAMARCHITECTURE A OF RAM ISTYPE MEMORY IS ARRAY(0 TO 31) OF STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(CS,WR) VARIABLE MEM

30、: MEMORY; BEGIN IF (CS=0) THEN IF (WR=0) THEN MEM(CONV_INTEGER(ADDR(4 DOWNTO 0):=DIN; ELSIF(WR=1) THEN DOUT = MEM(CONV_INTEGER(ADDR(4 DOWNTO 0); END IF; END IF; END PROCESS;END A;7選擇對ROM或者RAM進行操作的二選一選擇器子模塊LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX2_2 ISPORT( R_R:IN STD_LOGIC; ROM_IN,RAM_IN:

31、IN STD_LOGIC_VECTOR(7 DOWNTO 0); MUX2_2OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END MUX2_2;ARCHITECTURE A OF MUX2_2 ISBEGIN PROCESS(R_R,ROM_IN,RAM_IN) BEGIN IF(R_R=0)THEN MUX2_2OUT=ROM_IN; ELSE MUX2_2OUT=RAM_IN; END IF; END PROCESS;END A;8.五選一選擇器子模塊LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX5

32、ISPORT( R0_B,R1_B,R2_B,R3_B,ALU_B:IN STD_LOGIC; R0_IN,R1_IN,R2_IN,R3_IN,ALU_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); MUX5OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END MUX5;ARCHITECTURE A OF MUX5 ISBEGIN PROCESS(ALU_B,R3_B,R2_B,R1_B,R0_B) BEGIN IF(ALU_B=1 AND R3_B=1 AND R2_B=1 AND R1_B=1 AND R0_B=0) THEN MUX5OUT=R0_IN; ELSIF(ALU_B=1 AND R3_B=1 AND R2_B=1 AND R1_B=0 AND R0_B=1) THEN MUX5OUT=R1_IN; ELSIF(ALU