四二十四進(jìn)制計(jì)數(shù)器設(shè)計(jì)

1、實(shí)驗(yàn)4二十四進(jìn)制計(jì)數(shù)器設(shè)計(jì)一 實(shí)驗(yàn)?zāi)康?熟悉uartusII的文本設(shè)計(jì)流程全過(guò)程，學(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)與仿真2掌握簡(jiǎn)單邏輯電路的設(shè)計(jì)方法與功能仿真技巧。3 學(xué)習(xí)使用VHDL語(yǔ)言進(jìn)行二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)二. 實(shí)驗(yàn)儀器設(shè)備 1 PC機(jī)，1臺(tái) 2 uartusII系統(tǒng)，1套三.實(shí)驗(yàn)原理1 參考二十四進(jìn)制計(jì)數(shù)器設(shè)計(jì)中的相關(guān)內(nèi)容；2 根據(jù)老師教學(xué)演示的相關(guān)內(nèi)容。四.實(shí)驗(yàn)內(nèi)容用VHDL語(yǔ)言設(shè)計(jì)一個(gè)二十四進(jìn)制計(jì)數(shù)器，并進(jìn)行編輯，編譯與仿真。要求(1) 設(shè)置時(shí)鐘信號(hào)源;(2) 設(shè)計(jì)一個(gè)計(jì)數(shù)器，并進(jìn)行二十四位的計(jì)數(shù)，即計(jì)數(shù)器是二十四進(jìn)制；(3) 對(duì)于所設(shè)計(jì)的程序進(jìn)行編譯，檢查糾錯(cuò)。(4)程序完善之后進(jìn)行程序的仿真

2、并進(jìn)行波形的記錄與分析。五. 實(shí)驗(yàn)參考程序LIBRARY ieee; ENTITY cnt24 ISPORT( CLK: IN STD_LOGIC; -輸入時(shí)鐘信號(hào) Q : OUT std_logic_vector(7 downto 0); -輸出信號(hào)END cnt24;ARCHITECTURE a OF cnt24 ISBEGIN PROCESS(CLK) -敏感信號(hào) VARIABLE q1,q0: std_logic_vector(3 downto 0); BEGIN IF CLK'event AND CLK='1' THEN -測(cè)試時(shí)鐘上升沿 IF q1=&quo

3、t;0010" then -高位為2時(shí) if q0="0011" then q0:="0000"Q1:="0000" -低位為3時(shí)，高低位均清零elsif q0="1001" then q0:="0000"Q1:=q1+1; -低位為9時(shí)，低位清零，高位加1else q0:=q0+1; -否則低位計(jì)數(shù)加1end if;elseif q0="1001" then q0:="0000"Q1:=q1+1;else q0:=q0+1;end if;end if;end if;Q<=Q1&