8譯碼器的設計試驗報告

1、1/ 4EDA 實驗報告書姓名 XXX 學號 xxxxxxx實驗時間課題名稱3-8 譯碼器的設計實驗目的1、 通過一個簡單的 3- 8 譯碼器的設計，讓學生掌握組合邏輯電路的設計方法。2、 初步掌握 VHDL 語言的常用語句。3、 掌握 VHDL 語言的基本語句及文本輸入的 EDA 設計方法。設計 個 3 8 譯碼器使其滿足如卜真值表：3-8 譯碼器真值表選通輸入二進制 輸入譯碼輸出SO；S1IABICY0Y1Y2Y3IY4Y5Y6IY7X1XXXX11111111X :X1XX:X11111111設01XIXXXIX1111I111I110000001111111計1000011011111

2、1110I001I01101I111I1要1000111110111110010011110111求100101111110111100I1101111I1101100111111111101.采用原理圖輸入法利用門電路進行設計并實現(xiàn)仿真、下載。2.利用 VHDL 語言輸入進行設計并進行仿真。2/ 4設 1 根據(jù) 74138 的功能，當 S0=1, S 仁 0, S2=0 時譯碼器處于工作狀態(tài)。否則 譯碼器被禁止，所有輸出端被封鎖在高電平。由真值表畫出卡諾圖，再寫出對計、 一應表達式，再畫出電路。思 2、使用 VHDL 語言時，應注意頭文件以及各種輸入的格式，使用IF 語句,路 CASE 語句

3、設計電路，最后再用 END 語句結束程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SA ISPORT(D:IN STD_LOGIC_VECTOR(2 DOWNTO 0); S0,S1,S2:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END ;ARCHITECTURE XIANI OF SA ISBEGINPROCESS(D,S0,S1,S2)BEGINIF (S0=0)THEN Y=11111111;ELSIF(S0=1

4、 AND S1=0 AND S2=0)THENIF (D(2)=0 AND D(1)=0 AND D(0)=0)THEN Y=01111111;ELSIF (D(2)=0 AND D(1)=0 AND D(0)=1)THEN Y=10111111;ELSIF (D(2)=0 AND D(1)=1 AND D(0)=0)THEN Y=11011111;ELSIF (D(2)=0 AND D(1)=1 AND D(0)=1)THEN Y=11101111;ELSIF (D(2)=1 AND D(1)=0 AND D(0)=0)THEN Y=11110111;ELSIF (D(2)=1 AND D(

5、1)=0 AND D(0)=1)THEN Y=11111011;ELSIF (D(2)=1 AND D(1)=1 AND D(0)=0)THEN Y=11111101;ELSIF (D(2)=1 AND D(1)=1 AND D(0)=1)THEN YA 3S13冷 i aN3!.ZZZZZZZZ.=A 3S13電H屮咖眄山舊k刪E叫X出二屮噸野235 IMtuj百啊EbEl郵3噸g磚Eie町sSMCI/WQs咋些HL寫皿江宀呦石陶口砂弓iuELuUi列9 EU ELUOE】呵匸0UQ%K*05哪5叫15毗5H&5同*J05*15亂IQ號W5KMSM)S-JZA-TAEAuDAfflMSXIJ|FAF|9Q4/ 4比較此實驗中兩種輸入法哪種要好一些，好在哪里？答：使用與非門設計電路對應延時比使用程序?qū)訒r時間短，原因是程序的每步執(zhí)行都需要一定的時間， 其