MCU時(shí)鐘系統(tǒng)設(shè)計(jì)

1、MCUf鐘系統(tǒng)設(shè)計(jì)時(shí)鐘系統(tǒng)是微控制器的一個(gè)重要部分， 它產(chǎn)生的時(shí)鐘信號(hào)要貫穿整個(gè)芯片。時(shí)鐘系統(tǒng)設(shè)計(jì)得好壞關(guān)系到芯片能否正常工作。在工作頻率較低的情況下，時(shí)鐘系統(tǒng)可以通過(guò)綜合產(chǎn)生，即用Veri1og/VHDL語(yǔ)言描述電路，并用EDA工具進(jìn)行綜合。然而，用工具綜合存在電路性能低、優(yōu)化率不高的問(wèn)題，不適合應(yīng)用在各種高性能微處理器芯片上。而采用人工設(shè)計(jì)邏輯并手工輸入電路圖甚至物理版圖的方式，能使設(shè)計(jì)的電路靈活，性能更好。基于這些考慮，設(shè)計(jì)了一個(gè)MCU時(shí)鐘系統(tǒng)。1基本時(shí)鐘輸入的選擇CPU核分微處理器和微控制器，兩者的基本時(shí)鐘一般都以單頻方波的形式提供。時(shí)鐘有三種產(chǎn)生方式：用晶體振蕩器產(chǎn)生精確而穩(wěn)定的時(shí)鐘

2、信號(hào)；用壓控振蕩器產(chǎn)生可調(diào)頻率范圍較寬的時(shí)鐘信號(hào)；結(jié)合以上兩種技術(shù)，用壓控振蕩器生成時(shí)鐘信號(hào)?；緯r(shí)鐘信號(hào)的產(chǎn)生可以有芯片外和芯片內(nèi)兩種方法。但是時(shí)鐘信號(hào)必須是穩(wěn)定的信號(hào)，對(duì)于穩(wěn)定度要求特別高的場(chǎng)合，采用芯片外提供是必不可少的。故本設(shè)計(jì)采用外接晶振的方法。2兩相時(shí)鐘方案時(shí)鐘技術(shù)是決定和影響電路功耗的主要因素，時(shí)鐘偏差是引起電路競(jìng)爭(zhēng)冒險(xiǎn)的主要原因。為了消除競(jìng)爭(zhēng)、提高頻率、降低功耗，在基本時(shí)鐘方案方面，MPU和MCU一般有三種選擇：?jiǎn)蜗鄷r(shí)鐘、 多相時(shí)鐘和沿觸發(fā)方案。 在當(dāng)前的設(shè)計(jì)中，沿觸發(fā)方案由于在數(shù)據(jù)傳遞方面有一定困難已很少被使用。單相時(shí)鐘方案因?yàn)樵跁r(shí)序和傳輸上比較簡(jiǎn)單可靠，在所有的方案中使用的

3、晶體管也是最少，所以被一些高性能芯片使用，如DEC公司現(xiàn)被HP公司并購(gòu)的A1pha21664微處理器。 但是，對(duì)CMOS電路來(lái)說(shuō)，采用單相時(shí)鐘就無(wú)法使用動(dòng)態(tài)電路，而且因組合邏輯塊中邏輯元件的速度高低都受到限制而呈現(xiàn)困難。圖1是一個(gè)單相有限狀態(tài)機(jī)， 圓圈內(nèi)為組合邏輯塊CL。設(shè)TL+TH=TP,其中Tp為時(shí)鐘周期，TH和TL分別為時(shí)鐘高電平和低電平時(shí)間。如果要使時(shí)鐘定時(shí)與數(shù)據(jù)無(wú)關(guān)， 則最長(zhǎng)的傳播延遲必須小于TP,信號(hào)到達(dá)CL輸出端可能取的最短時(shí)間必須大于THo令CL代表CL延遲范圍，則：THrCLTP式表明，信號(hào)通過(guò)CL的每一個(gè)延遲都必須介于TH和TP之間。正是這種雙邊約束特性使單相時(shí)鐘難以實(shí)現(xiàn)。

4、對(duì)于多相時(shí)鐘，則可以消除這種雙邊約束，而使其轉(zhuǎn)化為單邊約束。圖2所示為采用兩相非重疊時(shí)鐘1和2,對(duì)應(yīng)時(shí)鐘波形示于圖2,T1和T3分別是1和2為高電平時(shí)的時(shí)間，T2是1到2之間電平為低的時(shí)間，T4則是2到1之間電平為低的時(shí)間。當(dāng)2電平變高時(shí)信號(hào)開(kāi)始通過(guò)CL傳輸，并且必須在1電平變低之前結(jié)束。于是得:pCLT1+T3+T4或PCLTp-T2其中，Tp=Tl+T2+T3+T4圖4二分頻電路及時(shí)鐘驅(qū)動(dòng)器這樣就可把雙邊約束式簡(jiǎn)化為單邊約束式了。無(wú)論是有效信號(hào)或是無(wú)效信號(hào)，都可以以任意快的速度通過(guò)CL而不會(huì)造成競(jìng)爭(zhēng)。當(dāng)然，相數(shù)過(guò)多又會(huì)使設(shè)計(jì)復(fù)雜度提高，因此這里選擇了兩相不重疊時(shí)鐘。3時(shí)鐘系統(tǒng)邏輯電路設(shè)計(jì)3

5、.1兩相不重疊時(shí)鐘產(chǎn)生的方法兩相不重疊時(shí)鐘產(chǎn)生電路如圖3所示。clk為外部晶振產(chǎn)生的送入MCU的單相時(shí)鐘，I1是MCU內(nèi)部產(chǎn)生的保護(hù)信號(hào)，正常工作時(shí)II為低電平， 發(fā)生故障時(shí)如由于噪聲干擾導(dǎo)致PSEN和RD、WR同時(shí)有效的錯(cuò)誤發(fā)生時(shí)11變成高電平而關(guān)閉時(shí)鐘；當(dāng)系統(tǒng)復(fù)位時(shí)，會(huì)使得圖3中I1為低電平，恢復(fù)c1k的輸入。由于正常情況下PD為低電平，所以c1k等同于經(jīng)過(guò)三個(gè)非門變成圖中的單相輸入信號(hào)，加到用“或非”門交叉而構(gòu)成的RS觸發(fā)器，單相時(shí)鐘從左邊加到一個(gè)“或非”門上，反相后加到另一個(gè)“或非”門上，這樣得到的CK1和CK2是不重疊的。單相時(shí)鐘與雙相時(shí)鐘的對(duì)應(yīng)關(guān)系如圖3所示。當(dāng)信號(hào)V變成高電平時(shí)，Ml管關(guān)斷，信號(hào)就一直保存在靜態(tài)鎖存器中。每當(dāng)時(shí)鐘信號(hào)變高時(shí)， 就把靜態(tài)鎖存器的輸出傳給W,使得W一直處于低電平而不影響“或非”nA1,故圖3中A1可以簡(jiǎn)化為二輸入。在時(shí)鐘受到一個(gè)邏輯信號(hào)控制的情況下， 可能會(huì)有一些動(dòng)態(tài)節(jié)點(diǎn)不被刷新。為了避免這種錯(cuò)誤，采用由一個(gè)NMOS控制管M2加兩個(gè)交叉耦合反相器組成靜態(tài)鎖存器。其中反饋管采用的倒比W/L很小，可以作為電平恢復(fù)器件，這樣有利于保存信息。3.2二分頻電路通常