畢業(yè)論文——多功能數(shù)字鐘

1、南京大學(xué)畢 業(yè) 論 文（設(shè) 計(jì)）作 者:百曉文生學(xué) 號(hào)：系 部:專(zhuān) 業(yè):電子信息科學(xué)與技術(shù)（方 向）:題 目:多功能數(shù)字鐘指導(dǎo)老師王懷登講師/碩士提交日期2014年5月12日摘 要近年來(lái)，科學(xué)技術(shù)發(fā)展飛速，人們的生活質(zhì)量也不斷提高。傳統(tǒng)的時(shí)鐘已經(jīng)無(wú)法滿足現(xiàn)代人的生活要求。多功能數(shù)字鐘無(wú)論在形態(tài)還是在性能上都改變了原有的風(fēng)格。本次設(shè)計(jì)基于原始的數(shù)字鐘，在此基礎(chǔ)上增加了諸項(xiàng)功能。不僅具備時(shí)，分，秒計(jì)數(shù)功能，另外增加了校時(shí)功能，整點(diǎn)報(bào)時(shí)功能，鬧鐘功能以及數(shù)字跑表功能。設(shè)計(jì)中采用了EDA技術(shù)，使用硬件描述語(yǔ)言Verilog HDL對(duì)各大功能模塊的邏輯功能進(jìn)行代碼編寫(xiě)。于QuartusII軟件環(huán)境下，采

2、用層次化設(shè)計(jì)與模塊化設(shè)計(jì)的方法，由各個(gè)功能模塊連接建立頂層圖，構(gòu)成基于FPGA的多功能數(shù)字鐘。設(shè)計(jì)實(shí)驗(yàn)板的主芯片為EP3C25Q240C8，多功能數(shù)字鐘由分頻器模塊，時(shí)鐘計(jì)數(shù)模塊，校時(shí)控制模塊，鬧鐘模塊，整點(diǎn)報(bào)時(shí)與音樂(lè)演奏模塊，數(shù)據(jù)選擇模塊，譯碼顯示模塊，按鍵去抖動(dòng)模塊和數(shù)字跑表模塊構(gòu)成。經(jīng)過(guò)程序編譯和模塊仿真，在實(shí)驗(yàn)板上下載驗(yàn)證，該系統(tǒng)可以完成時(shí)，分，秒的正常顯示，通過(guò)按鍵切換功能模式，進(jìn)入鬧鐘時(shí)間設(shè)定，校時(shí)，數(shù)字跑表模式?？梢允謩?dòng)調(diào)整時(shí)間，設(shè)定鬧鐘及數(shù)字跑表計(jì)時(shí)。關(guān)鍵詞：FPGA； Verilog HDL； 數(shù)字鐘；THE DIGITAL CLOCK WITH STOPWATCH FUCT

3、IONABSTRACTIn recent years, the rapid development of science technology, quality of life is also rising. Traditional clock has been unable to meet the requirements of modern life. Both in the form of multi-function digital clock or in the performance has changed the original style.The design is base

4、d on the original digital clock, on the basis of it increased various functions. Not only have the time, minutes, seconds count function, also add the function of adjusting time, the whole point timekeeping function, alarm function and digital stopwatch functions. EDA technology used in the design,

5、using Verilog HDL hardware description language for logic functions in major functional modules of code to write. Under Quartus II software environment, using hierarchical design methods and modular design, the top chart established by the various functional modules connecting each other, constitute

6、 FPGA-based multifunctional digital clock.The main system chip of design experiment board is EP3C25Q240C8, multifunctional digital clock is composed of the divider module, the clock counting module, the adjust time control module, the alarm module, the whole point timekeeping and music module, the d

7、ata selection module, the decoding module, the key to jitter module and digital stopwatch module. After the program compiled and module simulation, download on the breadboard validation, The system can complete hours, minutes, seconds display properly, through the key switch function mode, enter the

8、 alarm time setting, adjustment time, digital stopwatch mode. You can adjust the time manually, set the alarm and digital stopwatch timer.Keywords：FPGA； Verilog HDL； Digital clock；目 錄摘 要iABSTRACTii第一章 緒 論11.1 基于FPGA數(shù)字鐘的背景和意義11.2 課題的研究方法和相關(guān)技術(shù)的發(fā)展11.3 本文的研究目的和主要研究?jī)?nèi)容2第二章 FPGA簡(jiǎn)介32.1 FPGA的原理與基本結(jié)構(gòu)32.2 FPGA

9、設(shè)計(jì)流程3第三章 Quartus II 簡(jiǎn)介4第四章 數(shù)字鐘總體設(shè)計(jì)方案54.1數(shù)字鐘的基本構(gòu)成54.2數(shù)字鐘的工作原理5第五章 數(shù)字鐘的具體設(shè)計(jì)流程65.1 本設(shè)計(jì)的頂層圖65.2 分頻模塊65.3 按鍵去抖動(dòng)模塊75.4 時(shí)鐘模塊85.4.1 模式切換功能95.4.2 時(shí)鐘計(jì)數(shù)功能95.4.3 校時(shí)控制功能105.4.4 鬧鐘設(shè)定功能105.4.5 數(shù)字跑表功能115.5 數(shù)據(jù)選擇模塊115.6 譯碼顯示模塊135.7 鬧鐘音樂(lè)模塊145.8 整點(diǎn)報(bào)時(shí)與音樂(lè)演奏模塊15結(jié)束語(yǔ)17致謝18參考文獻(xiàn)19附錄A FPGA器件EP3C25_V5電路板21附錄B 本設(shè)計(jì)使用的EP3C25_V5管腳配

10、置文件22程序源代碼23第一章 緒 論1.1 基于FPGA數(shù)字鐘的背景和意義現(xiàn)今的電子產(chǎn)品要求功能要多樣，體積越小越好，且功耗應(yīng)達(dá)到最低1。這與傳統(tǒng)電子產(chǎn)品最主要的區(qū)別是使用了大量的可編程邏輯器件，這就提高了產(chǎn)品的性能，縮小了體積，降低了功耗。同時(shí)通過(guò)先進(jìn)的計(jì)算機(jī)技術(shù)，縮短了產(chǎn)品的研發(fā)周期。本設(shè)計(jì)采用的EDA技術(shù)符合現(xiàn)代先進(jìn)電子技術(shù)的諸多要求，是設(shè)計(jì)研發(fā)電子產(chǎn)品的新興技術(shù)。若人們的日常生活中沒(méi)有時(shí)鐘去提醒時(shí)間，造成的后果是難以想象的。數(shù)字鐘的應(yīng)用非常廣泛，主要用于家庭生活，以及長(zhǎng)途車(chē)站，機(jī)場(chǎng)，辦公室，碼頭等公共場(chǎng)所，為人們的生活起居，學(xué)習(xí)工作和娛樂(lè)提供了很大的方便。數(shù)字鐘采用的石英技術(shù)和集成電

11、路技術(shù)促使其計(jì)時(shí)精確且性能非常穩(wěn)定，同時(shí)攜帶起來(lái)也非常便捷。數(shù)字鐘所采用的是數(shù)字電路技術(shù)去實(shí)現(xiàn)時(shí)，分，秒的精確計(jì)時(shí)，比機(jī)械式時(shí)鐘更具直觀性和精準(zhǔn)性，同時(shí)它的使用壽命更長(zhǎng)，因此使用及其廣泛。數(shù)字鐘不僅使鐘表數(shù)字化，而且增加了原始鐘表不具備的諸多功能，諸如鬧鐘功能，數(shù)字跑表計(jì)時(shí)功能和整點(diǎn)報(bào)時(shí)功能等。這些都是基于鐘表數(shù)字化的。所以，對(duì)數(shù)字鐘的研究以及拓展其功能應(yīng)用很有現(xiàn)實(shí)意義。1.2 課題的研究方法和相關(guān)技術(shù)的發(fā)展基于FPGA原理的理論知識(shí)，結(jié)合數(shù)字鐘的相關(guān)書(shū)籍的查找，對(duì)數(shù)字鐘的基本結(jié)構(gòu)進(jìn)行分析，利用QuartusII軟件仿真，驗(yàn)證了理論與仿真結(jié)果的一致性。在編譯和仿真測(cè)試正確后，由QuartusI

12、I軟件提供的編程器將信息下載至目標(biāo)器件，對(duì)研究結(jié)果進(jìn)行驗(yàn)證。本課題研究把Verilog HDL硬件描述語(yǔ)言與可編程邏輯器件相結(jié)合，通過(guò)七段數(shù)碼管顯示實(shí)驗(yàn)結(jié)果。多功能數(shù)字鐘可以用不同的技術(shù)來(lái)實(shí)現(xiàn)，如單片機(jī)。可編程邏輯器件的使用與其他方式相比具有很多優(yōu)點(diǎn)，如易于學(xué)習(xí)，方便快捷，別致獨(dú)特，趣味濃厚，更加直觀，設(shè)計(jì)的成功率高，易于編程和修改添加等特點(diǎn)，應(yīng)用異常便利。所以本課題研究利用可編程邏輯器件來(lái)實(shí)現(xiàn)。1.3 本文的研究目的和主要研究?jī)?nèi)容當(dāng)今，電子系統(tǒng)的發(fā)展速度高，規(guī)模大，集成化?；谶壿嬀C合與硬件描述語(yǔ)言的自頂向下的設(shè)計(jì)方法迅速發(fā)展起來(lái)。隨著科學(xué)技術(shù)的迅猛發(fā)展，人們已不滿足現(xiàn)有的數(shù)字鐘功能。為解決

13、當(dāng)下矛盾，本課題的研究目的是完成基于FPGA的具有數(shù)字跑表功能的數(shù)字鐘的設(shè)計(jì)，由數(shù)碼管實(shí)時(shí)顯示時(shí)，分，秒的計(jì)時(shí)，具有小時(shí)和分鐘調(diào)整，整點(diǎn)報(bào)時(shí)，鬧鐘及數(shù)字跑表功能。第二章 FPGA簡(jiǎn)介2.1 FPGA的原理與基本結(jié)構(gòu)FPGA是現(xiàn)場(chǎng)可編程門(mén)陣列（Field Programmable Gate Array）的簡(jiǎn)稱(chēng)2，它的出現(xiàn)是用來(lái)作為一種半定制電路，不僅解決了定制電路的缺陷，又克服了原有可編程器件門(mén)電路數(shù)太少的不足。FPGA具備掩膜可編程門(mén)陣列的通用結(jié)構(gòu)，它不僅把大量的邏輯功能塊組合成陣列，并且用可編程的互連資源把這些邏輯功能塊連接起來(lái)，從而達(dá)到不同的設(shè)計(jì)需求。FPGA通常由三種可編程電路與一個(gè)用來(lái)

14、寄存編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM構(gòu)成3。這三種可編程電路是：可編程邏輯模塊CLB（Configurable Logic Block），輸入/輸出模塊IOB（Input Output Block）與互連資源IR（Interconnect Resource）?？删幊踢壿嬆KCLB是達(dá)成模塊邏輯功能的根本單元，它們一般會(huì)有規(guī)則的組成一個(gè)陣列，均勻分布在整個(gè)芯片上；可編程輸入/輸出模塊IOB通常負(fù)責(zé)完成芯片的邏輯與外部封裝腳的接口工作5；可編程互連資源包含大量不同長(zhǎng)度的線段和可編程連接開(kāi)關(guān)，它們把IOB之間或IOB、CLB之間及CLB之間銜接起來(lái)，形成具備特定功能的電路。2.2 FPGA設(shè)計(jì)流程通常，

15、一個(gè)比較大的集成項(xiàng)目應(yīng)采用分層方法：分為幾大模塊，各模塊之間定義好接口，而后各模塊再次細(xì)分來(lái)具體實(shí)現(xiàn)，這就是自頂向下（TOP DOWN）的設(shè)計(jì)流程?，F(xiàn)今，自頂向下的設(shè)計(jì)方法已經(jīng)被普遍應(yīng)用。高層次設(shè)計(jì)是對(duì)系統(tǒng)的行為特性進(jìn)行定義，一般不會(huì)涉及到工藝的實(shí)現(xiàn)，所以能夠在廠家綜合庫(kù)的支持下，綜合優(yōu)化工具把高層次的行為描述轉(zhuǎn)化為針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表4，促使工藝轉(zhuǎn)化變得輕而易舉。第三章 Quartus II 簡(jiǎn)介Quartus II 是由 Altera 公司提供的 FPGA/CPLD 軟件開(kāi)發(fā)集成環(huán)境，21世紀(jì)初被Altera公司推出，是由Altera公司前一代 FPGA/CPLD 軟件集成開(kāi)發(fā)環(huán)境 M

16、AX+plus II 的推陳出新的新產(chǎn)品2，它的運(yùn)行界面友好，使用起來(lái)相當(dāng)便捷。整個(gè)設(shè)計(jì)的流程都可以在Quartus II 上完成，它為開(kāi)發(fā)者提供和結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)設(shè)計(jì)環(huán)境，讓設(shè)計(jì)者在設(shè)計(jì)中能夠進(jìn)行方便地設(shè)計(jì)輸入，迅速處理和器件模塊的編程。Altera 公司的 Quartus II 軟件為用戶提供了完整的多平臺(tái)設(shè)計(jì)開(kāi)發(fā)環(huán)境，可以完成種種特定設(shè)計(jì)的需要，同時(shí)它也是單個(gè)芯片的可編程系統(tǒng)（SOPC）設(shè)計(jì)的綜合性環(huán)境和SOPE設(shè)計(jì)的開(kāi)發(fā)工具。由于Quartus II 軟件設(shè)計(jì)工具內(nèi)部嵌有 Verilog HDL，VHDL 邏輯綜合器，因此它完全支持 Verilog HDL，VHDL 的設(shè)計(jì)流程6。Qua

17、rtus II 軟件支持分層次的設(shè)計(jì)，能夠在一個(gè)新的輸入環(huán)境中對(duì)使用不一樣的輸入設(shè)計(jì)方式實(shí)現(xiàn)的功能模塊進(jìn)行調(diào)用，因此解決了電路原理圖與 HDL 混合輸入設(shè)計(jì)帶來(lái)的問(wèn)題。當(dāng)設(shè)計(jì)的輸入完成以后，Quartus II 軟件的編譯器會(huì)生成設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。Quartus II 軟件具有卓越的設(shè)計(jì)錯(cuò)誤定位器功能，用來(lái)確定文本中或者圖形設(shè)計(jì)中產(chǎn)生的錯(cuò)誤。對(duì)于使用 VHDL 的設(shè)計(jì)，不妨使用 Quartus II 軟件自帶的 RTL Viewer 觀測(cè)綜合后的 RTL 圖2。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序或功能仿真。在進(jìn)行功能仿真之前，必需使用波形編輯器產(chǎn)生一個(gè)用來(lái)激勵(lì)波形的文件。當(dāng)程序編譯和功能仿真檢測(cè)

18、準(zhǔn)確后，即可通過(guò) Quartus II軟件自帶的編程器把下載信息下載到目標(biāo)器件中。第四章 數(shù)字鐘總體設(shè)計(jì)方案4.1數(shù)字鐘的基本構(gòu)成數(shù)字鐘的基本計(jì)時(shí)功能是一個(gè)對(duì)標(biāo)準(zhǔn)秒脈沖1Hz的計(jì)數(shù)電路。因?yàn)橛?jì)數(shù)從0開(kāi)始，無(wú)法與當(dāng)前時(shí)間相同，所以要在電路上添加一個(gè)對(duì)時(shí)間校準(zhǔn)的電路。為了使1Hz的秒信號(hào)時(shí)鐘精準(zhǔn)，通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。圖4-1所示為數(shù)字鐘的一般構(gòu)成框圖。主要包括分頻器電路，校時(shí)控制電路，校分控制電路和譯碼顯示電路?？梢酝ㄟ^(guò)改變控制邏輯電路來(lái)不斷添加和增強(qiáng)數(shù)字鐘的功能。圖4-1 數(shù)字鐘的一般構(gòu)成框圖4.2數(shù)字鐘的工作原理數(shù)字鐘的時(shí)間基準(zhǔn)是由振蕩器產(chǎn)生的穩(wěn)定的高頻脈沖信號(hào)生成的，再經(jīng)過(guò)

19、分頻器分頻，產(chǎn)生標(biāo)準(zhǔn)秒脈沖1hz。秒的計(jì)數(shù)從0開(kāi)始，計(jì)到59后秒清零并向分的計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器在進(jìn)位來(lái)時(shí)加1，計(jì)到59后分清零并向小時(shí)的計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器在進(jìn)位來(lái)時(shí)加1，計(jì)到23后清零。當(dāng)各計(jì)數(shù)器計(jì)滿后一并清零，重新進(jìn)行計(jì)數(shù)。各計(jì)數(shù)器的輸出分別送往譯碼顯示電路進(jìn)行譯碼顯示。當(dāng)計(jì)時(shí)不準(zhǔn)確存在誤差時(shí)，可以通過(guò)校時(shí)校分電路對(duì)小時(shí)，分鐘進(jìn)行校對(duì)。校時(shí)控制信號(hào)是由按鍵產(chǎn)生的。譯碼顯示電路由譯碼器完成，顯示由七段數(shù)碼管完成。第五章 數(shù)字鐘的具體設(shè)計(jì)流程及結(jié)果驗(yàn)證5.1 本設(shè)計(jì)的頂層圖本設(shè)計(jì)采用自頂向下（TOP -DOWN）的設(shè)計(jì)方法。頂層圖如圖5-1所示。圖5-1多功能數(shù)字鐘頂層圖5.2 分頻模塊晶

20、體振蕩器是數(shù)字鐘的核心部件，振蕩器的震蕩頻率精度和穩(wěn)定度確保時(shí)鐘的計(jì)時(shí)精確與穩(wěn)定7。眾所周知，石英晶體頻率特性是很好的，它只選擇一個(gè)頻率點(diǎn)的信號(hào)，其它信號(hào)的頻率段都會(huì)衰減掉，因此所提供的振蕩電路輸出信號(hào)是極其精準(zhǔn)的。然后通過(guò)對(duì)分頻電路的設(shè)計(jì)，來(lái)分頻得到所需要的各個(gè)頻率，其設(shè)計(jì)流程框圖如圖5-2所示。圖5-2 所需頻率產(chǎn)生的電路框圖本設(shè)計(jì)使用的實(shí)驗(yàn)板提供的晶體振蕩器為一個(gè)頻率精準(zhǔn)穩(wěn)定的50mHz的方波信號(hào)，它的輸出送給分頻電路進(jìn)行分頻。分頻電路的模塊圖如圖5-3所示。圖5-3分頻模塊圖分頻模塊仿真波形如圖5-4所示。圖5-4分頻仿真波形圖由仿真波形圖分析可知：本設(shè)計(jì)使用的晶體振蕩器clk為50M

21、Hz，clk每10個(gè)脈沖形成一個(gè)脈沖，把50MHz分為了5MHz。由于50MHz太大，被分為更小的頻率從仿真圖無(wú)法看出。經(jīng)過(guò)分頻后輸出的1khz的動(dòng)態(tài)掃描信號(hào)clk1khz、100hz的標(biāo)準(zhǔn)百分秒信號(hào)clk100hz、5mhz的整點(diǎn)報(bào)時(shí)信號(hào)clk5mhz、8hz的鬧鐘音樂(lè)信號(hào)、1hz的標(biāo)準(zhǔn)秒信號(hào)clk1hz。5.3 按鍵去抖動(dòng)模塊本設(shè)計(jì)的實(shí)驗(yàn)板上使用的是產(chǎn)生負(fù)脈沖的接法，在按下然后立即松開(kāi)按鍵的過(guò)程中，前后沿抖動(dòng)的時(shí)間大約在10ms以內(nèi)。因此我們?cè)谠O(shè)計(jì)上用鐘頻為500Hz（周期為2ms）的5級(jí)寄存器加一個(gè)或門(mén)來(lái)避開(kāi)抖動(dòng)。按鍵去抖動(dòng)的電路原理圖如圖5-5所示。圖5-5按鍵去抖動(dòng)電路原理圖該模塊用

22、來(lái)判斷是否有按鍵按下，當(dāng)有按鍵按下時(shí)，要消除按鍵產(chǎn)生的抖動(dòng)。功能的實(shí)現(xiàn)方案是判斷是否有按鍵按下，若有按鍵按下，則需要延時(shí)一段時(shí)間來(lái)消除抖動(dòng)，等到抖動(dòng)過(guò)去之后再判斷信號(hào)，若依然存在低電平信號(hào)，那就斷定有按鍵按下，然后產(chǎn)生有按鍵按下的信號(hào)。按鍵去抖動(dòng)的模塊圖如圖5-6所示。圖5-6按鍵去抖動(dòng)模塊圖按鍵去抖動(dòng)仿真波形如圖5-7所示。圖5-7按鍵去抖動(dòng)仿真波形圖由仿真波形圖分析可知：當(dāng)按鍵按下時(shí)，存在一段抖動(dòng)信號(hào)，在抖動(dòng)過(guò)后按鍵仍處于按下?tīng)顟B(tài)，此時(shí)確認(rèn)按鍵已按下，滿足了設(shè)計(jì)要求。5.4 時(shí)鐘模塊時(shí)鐘模塊是多功能數(shù)字鐘的主要部分，此次設(shè)計(jì)的時(shí)鐘模塊包括：時(shí)鐘計(jì)時(shí)功能，模式切換功能，校時(shí)控制功能，鬧鐘設(shè)定

23、功能以及數(shù)字跑表功能。時(shí)鐘模塊的邏輯框圖如圖5-8所示。圖5-8時(shí)鐘模塊圖 模式切換功能模式切換功能主要完成數(shù)字鐘的不同模式之間切換的工作，可以手動(dòng)切換模式，使數(shù)字鐘顯示當(dāng)前設(shè)定的模式。仿真波形如圖5-9所示。圖5-9模式切換仿真波形圖由仿真波形圖分析可知：key0為模式切換功能鍵。當(dāng)key0為0時(shí)，mode依次從0（時(shí)鐘計(jì)數(shù)模式）切換為1（鬧鐘設(shè)定模式）、2（校時(shí)控制模式）、3（秒表模式），其結(jié)論符合模式切換的規(guī)律，邏輯電路設(shè)計(jì)正確。5.4.2 時(shí)鐘計(jì)數(shù)功能時(shí)鐘計(jì)數(shù)功能完成數(shù)字鐘的正常計(jì)數(shù)工作，使數(shù)字鐘顯示當(dāng)前的時(shí)間。仿真波形如圖5-10所示。圖5-10時(shí)鐘計(jì)數(shù)仿真波形圖由仿真波形圖分析可知

24、：mode為0，當(dāng)前模式為時(shí)鐘計(jì)數(shù)模式。秒計(jì)數(shù)從00開(kāi)始，記到59秒后清零，分鐘加1。分鐘計(jì)數(shù)從00開(kāi)始，記到59后分清零，小時(shí)加1，小時(shí)計(jì)數(shù)從00開(kāi)始，記到23后時(shí)清零。其計(jì)數(shù)規(guī)律符合正常計(jì)時(shí)，邏輯電路的設(shè)計(jì)是正確的。 校時(shí)控制功能校時(shí)控制功能完成對(duì)數(shù)字鐘不精確時(shí)的校對(duì)時(shí)間工作，可以手動(dòng)校準(zhǔn)時(shí)間，使數(shù)字鐘顯示當(dāng)前準(zhǔn)確的時(shí)間。仿真波形如圖5-11所示。圖5-11校時(shí)控制仿真波形圖由仿真波形圖分析可知：key0為模式切換功能鍵，key1為校時(shí)校分選擇鍵，key2為時(shí)間校準(zhǔn)鍵。當(dāng)key0為0時(shí)，mode依次從0（時(shí)鐘計(jì)數(shù)模式）切換為1（鬧鐘設(shè)定模式）、2（校時(shí)控制模式），系統(tǒng)處于校時(shí)控制模式下。當(dāng)

25、key1為0時(shí)，ledjm變?yōu)?，校分指示燈點(diǎn)亮，按下key2對(duì)分鐘進(jìn)行校對(duì)，當(dāng)key1再次為0時(shí)，ledjh變?yōu)?，校時(shí)指示燈點(diǎn)亮，按下key2對(duì)小時(shí)進(jìn)行校對(duì)。當(dāng)進(jìn)入時(shí)鐘計(jì)數(shù)模式，分鐘，小時(shí)正常計(jì)數(shù)。結(jié)論與校時(shí)校分的規(guī)律相符，邏輯電路的設(shè)計(jì)是正確的。 鬧鐘設(shè)定功能鬧鐘設(shè)定功能完成數(shù)字鐘設(shè)置鬧鐘時(shí)間工作，可以手動(dòng)進(jìn)行鬧鐘時(shí)間的設(shè)定，仿真波形如圖5-12所示。 圖5-12鬧鐘設(shè)定仿真波形圖由仿真波形圖分析可知：key0為模式切換功能鍵，key1為校時(shí)校分選擇鍵，key2為時(shí)間校準(zhǔn)鍵。當(dāng)key0為0時(shí)，mode從0（時(shí)鐘計(jì)數(shù)模式）切換為1（鬧鐘設(shè)定模式），系統(tǒng)處于鬧鐘設(shè)定模式下。當(dāng)key1為0時(shí)，

26、ledjm變?yōu)?，校分指示燈點(diǎn)亮，按下key2對(duì)分鐘進(jìn)行設(shè)定，當(dāng)key1再次為0時(shí)，ledjh變?yōu)?，校時(shí)指示燈點(diǎn)亮，按下key2對(duì)小時(shí)進(jìn)行設(shè)定。當(dāng)進(jìn)入時(shí)鐘計(jì)數(shù)模式時(shí)，分鐘，小時(shí)正常計(jì)數(shù)。其結(jié)論符合鬧鐘設(shè)定的規(guī)律，邏輯電路設(shè)計(jì)正確。 數(shù)字跑表功能數(shù)字跑表功能完成跑表的工作，可以手動(dòng)進(jìn)行跑表的清零和暫停功能，仿真波形如圖5-13所示。 圖5-13數(shù)字跑表仿真波形圖由仿真波形圖分析可知：key1為跑表清零鍵， key3為跑表暫停鍵。百分秒計(jì)數(shù)從00開(kāi)始，記到99后百分秒清零，秒加1。秒記到59后清零，分加1。實(shí)現(xiàn)了百分秒從00到99的循環(huán)計(jì)數(shù)，秒從00到59的循環(huán)計(jì)數(shù)。在百分秒計(jì)數(shù)過(guò)程中，按下ke

27、y3鍵時(shí)，跑表暫停計(jì)數(shù)，按下key1鍵時(shí)，跑表清零。其結(jié)論符合數(shù)字跑表的規(guī)律，邏輯電路設(shè)計(jì)正確。5.5 數(shù)據(jù)選擇模塊當(dāng)多功能數(shù)字鐘工作時(shí)，在不同的模式下需要顯示不同的數(shù)據(jù)，這需要對(duì)數(shù)據(jù)進(jìn)行選擇，數(shù)據(jù)選擇模塊的邏輯框圖如圖5-14所示。圖5-14數(shù)據(jù)選擇模塊圖數(shù)據(jù)選擇模塊主要完成數(shù)字鐘在不同模式之間數(shù)據(jù)的選擇工作，把當(dāng)前模式下的數(shù)據(jù)送往譯碼顯示模塊進(jìn)行譯碼顯示，仿真波形如圖5-15所示。圖5-15數(shù)據(jù)選擇仿真波形圖由仿真波形圖分析可知：當(dāng)mode為0時(shí)，系統(tǒng)處于時(shí)鐘計(jì)數(shù)模式下，data（當(dāng)前顯示的數(shù)據(jù)）為hour：min：sec，即為041001。當(dāng)mode為1時(shí)，系統(tǒng)處于鬧鐘設(shè)定模式下，dat

28、a（當(dāng)前顯示的數(shù)據(jù)）為ahour：amin：sec，即為081000。當(dāng)mode為2時(shí)，系統(tǒng)處于校時(shí)控制模式下，ledj為0，校時(shí)指示燈點(diǎn)亮。data（當(dāng)前顯示的數(shù)據(jù)）為thour：tmin：sec，即為044000。當(dāng)mode為3時(shí)，系統(tǒng)處于秒表模式下，data（當(dāng)前顯示的數(shù)據(jù)）為PMIN：PSEC：PMSEC，即為020880。其結(jié)論符合數(shù)據(jù)選擇的規(guī)律，邏輯電路設(shè)計(jì)正確。5.6 譯碼顯示模塊實(shí)驗(yàn)板上使用的是4 位聯(lián)體的7 段共陽(yáng)極數(shù)碼管，如圖5-16所示。動(dòng)態(tài)掃描的顯示方式是數(shù)碼管最廣泛的應(yīng)用之一10。電路的接口是將數(shù)碼管的8 個(gè)筆劃段a-h 同名的端口連接到一起，而每個(gè)數(shù)碼管的公共極是獨(dú)

29、立受I/O線控制的。當(dāng)要將想要顯示的數(shù)據(jù)送給譯碼顯示電路時(shí)，所有的數(shù)碼管收到的字形碼是相同的，但到底是那一個(gè)數(shù)碼管被點(diǎn)亮，則取決于公共端口，但是這一端口由I/O 來(lái)控制，因此可以自行決定何時(shí)顯示哪一位。所謂動(dòng)態(tài)掃描是一種分時(shí)控制的方法，依次對(duì)各個(gè)數(shù)碼管的公共端口進(jìn)行控制，使各個(gè)數(shù)碼管依次被點(diǎn)亮。在數(shù)碼管點(diǎn)亮的過(guò)程中，每位數(shù)碼管的點(diǎn)亮?xí)r間非常短，因?yàn)榘l(fā)光二極管存在余輝效應(yīng)和人眼的視覺(jué)暫留現(xiàn)象12，雖然每個(gè)數(shù)碼管并不是被同時(shí)點(diǎn)亮的，但只要?jiǎng)討B(tài)掃描的速度夠快，人眼就無(wú)法區(qū)分出來(lái)，看上去好像數(shù)碼管一直被點(diǎn)亮，不會(huì)存在閃爍感15。圖5-16七段數(shù)碼管內(nèi)部連接圖譯碼顯示模塊的邏輯框圖如圖5-17所示。圖5

30、-17譯碼顯示模塊圖該模塊完成數(shù)據(jù)的譯碼，使數(shù)碼管顯示對(duì)應(yīng)的數(shù)字工作。仿真波形如圖5-18所示。圖5-18譯碼顯示仿真波形圖由仿真波形圖分析可知：7段數(shù)碼管為共陽(yáng)極，當(dāng)seg_com為111110時(shí)，最右邊的數(shù)碼管被點(diǎn)亮。seg_data顯示為十六進(jìn)制的C0，F(xiàn)9，A4，B0，99，92，82，F(xiàn)8，80，90，對(duì)應(yīng)譯碼顯示為0，1，2，3，4，5，6，7，8，9。5.7 鬧鐘音樂(lè)模塊蜂鳴器對(duì)輸入信號(hào)頻率的不同會(huì)發(fā)出不同音調(diào)的聲音，利用這一原理，由分頻器來(lái)控制蜂鳴器的發(fā)聲。分頻器的預(yù)置值取決于樂(lè)曲音調(diào)的值，這就可以對(duì)蜂鳴器的發(fā)聲頻率進(jìn)行控制。本設(shè)計(jì)鬧鐘音樂(lè)選取為豬八戒背媳婦，其簡(jiǎn)譜如圖5-19

31、所示。圖5-19豬八戒背媳婦簡(jiǎn)譜圖由于該簡(jiǎn)譜音調(diào)太高，本設(shè)計(jì)中對(duì)其降了八度?？梢杂靡粋€(gè)分頻器來(lái)產(chǎn)生各音符發(fā)聲所需要的頻率，但因?yàn)楦鱾€(gè)音符所對(duì)應(yīng)的頻率大多數(shù)不是整數(shù)，分頻的系數(shù)又不可能為小數(shù)，所以必須對(duì)計(jì)算所得到的分頻系數(shù)進(jìn)行四舍五入來(lái)取整。豬八戒背媳婦簡(jiǎn)譜中各音符對(duì)應(yīng)的分頻系數(shù)如表5-20所示。表5-20各音階頻率對(duì)應(yīng)的分頻值音符分頻系數(shù)音符分頻系數(shù)低音65682中音53188中音14777中音62840中音24256高音31896中音33791鬧鐘音樂(lè)發(fā)生器的邏輯框圖如圖5-21所示。圖5-21鬧鐘音樂(lè)產(chǎn)生模塊圖每個(gè)音符的持續(xù)時(shí)間是不同的，這取決于樂(lè)曲的演奏速度和每個(gè)音符的節(jié)拍數(shù)，tonet

32、able模塊為pulse模塊提供了決定音符頻率的分頻預(yù)置數(shù)，此預(yù)置數(shù)所持續(xù)的時(shí)間是這個(gè)音符的節(jié)拍值。在tonetable模塊設(shè)立了一個(gè)計(jì)數(shù)器（能夠計(jì)數(shù)的最大值為155，相當(dāng)于有155個(gè)二分音符），此計(jì)數(shù)器的計(jì)數(shù)頻率選為8Hz，因此每個(gè)計(jì)數(shù)值持續(xù)0.125秒，即每個(gè)音符的持續(xù)時(shí)間。該模塊能夠完成鬧鐘音樂(lè)所發(fā)音符的分頻預(yù)置數(shù)工作。仿真波形如圖5-22所示。圖5-22鬧鐘音樂(lè)產(chǎn)生仿真波形圖由仿真波形圖分析可知：所得的分頻系數(shù)剛好為簡(jiǎn)譜的前三拍音符，驗(yàn)證了本模塊的邏輯功能正確。5.8 整點(diǎn)報(bào)時(shí)與音樂(lè)演奏模塊在數(shù)字鐘工作時(shí)，到達(dá)整點(diǎn)需要整點(diǎn)報(bào)時(shí)功能，還需要鬧鐘的開(kāi)關(guān)及音樂(lè)演奏功能。整點(diǎn)報(bào)時(shí)與音樂(lè)演奏的邏

33、輯框圖如圖5-23所示。圖5-23整點(diǎn)報(bào)時(shí)與音樂(lè)演奏模塊圖該模塊能夠完成整點(diǎn)時(shí)的報(bào)時(shí)、鬧鐘設(shè)定開(kāi)關(guān)及到達(dá)鬧鐘設(shè)定時(shí)間時(shí)鬧鈴音的演奏功能，仿真波形如圖5-24所示。 圖5-24整點(diǎn)報(bào)時(shí)與音樂(lè)演奏仿真波形圖由仿真波形圖分析可知：當(dāng)為59分58秒、59秒時(shí)，發(fā)出兩秒報(bào)時(shí)音。當(dāng)key（鬧鐘開(kāi)關(guān)鍵）為0時(shí)，leda變?yōu)?，鬧鐘打開(kāi)，鬧鐘開(kāi)指示燈點(diǎn)亮。當(dāng)clockflag（鬧鐘標(biāo)志位）為1時(shí)，spk演奏鬧鐘音樂(lè)。驗(yàn)證了本模塊的邏輯功能正確。結(jié)束語(yǔ)在這次畢業(yè)設(shè)計(jì)過(guò)程中，我學(xué)會(huì)了應(yīng)用自頂向下的結(jié)構(gòu)化設(shè)計(jì)理念，掌握了多功能數(shù)字鐘設(shè)計(jì)的基本流程，并且提高了EDA程序設(shè)計(jì)的能力。我覺(jué)得頂層模塊的設(shè)計(jì)是本次設(shè)計(jì)最難的

34、地方，因?yàn)樵O(shè)計(jì)頂層模塊需要把各大功能模塊按照電路原理有機(jī)地結(jié)合起來(lái)，這看起來(lái)容易，實(shí)則需要扎實(shí)的理論功底，而這正是我所欠缺的。相反，各個(gè)功能模塊的設(shè)計(jì)要容易許多。在實(shí)際操作中，從系統(tǒng)各功能模塊的設(shè)計(jì)到最終系統(tǒng)的調(diào)試仿真，王懷登、陳珍兩位老師都給予了諸多幫助，才使我的畢業(yè)設(shè)計(jì)能夠順利的完成，提高了我解決問(wèn)題的能力。特別是在聯(lián)機(jī)下載時(shí)，由于FPGA設(shè)計(jì)中按鍵存在抖動(dòng)，所以即便前面的任何設(shè)計(jì)都準(zhǔn)確無(wú)誤，仍然得不到預(yù)期的理想的實(shí)驗(yàn)結(jié)果，王老師建議在電路中加入一個(gè)去按鍵抖動(dòng)模塊用于消除按鍵抖動(dòng)，在聽(tīng)取王老師的建議和相關(guān)原理的講解后，果然問(wèn)題迎刃而解。這次畢業(yè)設(shè)計(jì)，給我感觸最深的還是研究設(shè)計(jì)的態(tài)度問(wèn)題。個(gè)

35、人的能力是有限的，但只要態(tài)度端正，不畏懼困難，善于思考去發(fā)現(xiàn)和解決問(wèn)題，每個(gè)人都會(huì)獲得意想不到的收獲和個(gè)人能力的提高。本次設(shè)計(jì)實(shí)現(xiàn)了多功能數(shù)字鐘的各個(gè)功能，完成了設(shè)計(jì)的要求。雖然完成了基本設(shè)計(jì)目標(biāo)，但設(shè)計(jì)中還是存在許多不足的地方，如程序編譯后有太多的警告，這說(shuō)明設(shè)計(jì)中存在許多問(wèn)題需要解決，還有像校準(zhǔn)時(shí)間的速度比較慢等問(wèn)題。希望在以后的學(xué)習(xí)和探索中能夠再進(jìn)行完善。致謝在畢業(yè)設(shè)計(jì)論文完成之際，我首先要向指導(dǎo)老師王懷登、陳珍，表示最真摯的謝意。兩位老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度讓我受益匪淺。每次去實(shí)驗(yàn)室都需要借實(shí)驗(yàn)板，在這里要感謝為我提供實(shí)驗(yàn)設(shè)備的老師。在畢業(yè)設(shè)計(jì)過(guò)程中，遇到自己無(wú)法解決的問(wèn)題，王老師與陳老師都

36、會(huì)不厭其煩地為我講解，讓我體會(huì)到了成功解決問(wèn)題的喜悅。畢業(yè)設(shè)計(jì)完成后老師又給出改進(jìn)的意見(jiàn)，更加完善了我的設(shè)計(jì)。在畢業(yè)論文初稿寫(xiě)完之后，老師又在百忙中認(rèn)真批閱我的論文，并給予修改意見(jiàn)。正是在兩位老師的指導(dǎo)幫助下，我才能成功完成畢業(yè)設(shè)計(jì)，取得現(xiàn)在的成果。這次畢業(yè)設(shè)計(jì)是我大學(xué)學(xué)習(xí)生活中最寶貴的財(cái)富，對(duì)我以后的學(xué)習(xí)和工作都是巨大的幫助。故而在這里再次感謝王老師，陳老師耐心的指導(dǎo)和幫助。由于本人的學(xué)識(shí)有限，論文中不免會(huì)出現(xiàn)錯(cuò)誤與需要改進(jìn)的地方，誠(chéng)心希望老師和同學(xué)們提出寶貴的建議。參考文獻(xiàn)1 王金明. 數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL(第4版). 北京: 電子工業(yè)出版社, 2011. 231-243.

37、 2 潘松,黃繼業(yè). EDA技術(shù)實(shí)用教程(第3版). 北京: 科學(xué)出版社,2006. 11-15.3 潘松,黃繼業(yè),陳龍. EDA技術(shù)與Verilog HDL. 北京: 清華大學(xué)出版社，2010. 27-35.4 賀敬凱. Verilog HDL數(shù)字設(shè)計(jì)實(shí)訓(xùn)教程. 陜西:西安電子科技大學(xué)出版社，2010. 5 趙永紅，蘭云. 層次化設(shè)計(jì)方法在簡(jiǎn)易數(shù)字鐘設(shè)計(jì)中的應(yīng)用. 現(xiàn)代電子技術(shù)，2003. 24-56.6 王金明，楊吉斌. 數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL. 北京: 電子工業(yè)出版社，2002. 7 趙雅興. FPGA原理及應(yīng)用. 天津大學(xué)出版社，1999. 89-134.8 喬廬峰. V

38、erilog HDL數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證. 北京: 電子工業(yè)出版社，2009.9 康華光等. 電子技術(shù)基礎(chǔ)（數(shù)字部分）(第5版). 高等教育出版社，2005. 32-34.10 夏宇聞. Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程(第2版). 北京航空航天大學(xué)出版社，2008. 12-15.11 黃智偉，王彥等. FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐. 北京: 電子工業(yè)出版社，2005.12 羅朝霞等. CPLD/FPGA設(shè)計(jì)及應(yīng)用. 北京: 人民郵電出版社，2005.13 王紫婷，張彩珍. EDA技術(shù)與應(yīng)用. 蘭州大學(xué)出版社，2003.14 崔葛. 基于FPGA的數(shù)字電路系統(tǒng)設(shè)計(jì). 陜西: 西安電子科技大學(xué)出版社，2

39、008.15 王道憲. CPLD/FPGA可編程邏輯器件應(yīng)用與開(kāi)發(fā). 北京: 國(guó)防工業(yè)出版社，2004. 246-247.16 呂思忠. 數(shù)字電路實(shí)驗(yàn)與課程設(shè)計(jì). 哈爾濱工業(yè)大學(xué)出版社，2001.17 褚振勇，齊亮. FPGA設(shè)計(jì)及應(yīng)用. 西安電子科技大學(xué)出版社，2006.18 李可. 數(shù)字電路及應(yīng)用. 北京: 電子工業(yè)出版社，1996. 12-24.19 呂思忠. 數(shù)字電路實(shí)驗(yàn)與課程設(shè)計(jì). 哈爾濱工業(yè)大學(xué)出版社，2001.20 劉艷萍，高振斌等. EDA實(shí)用技術(shù)及應(yīng)用. 北京: 國(guó)防工業(yè)出版社，2006.21 蔣立平，譚雪琴等. 數(shù)字邏輯電路與系統(tǒng)設(shè)計(jì). 北京: 電子工業(yè)出版社，2009.2

40、2 南京理工大學(xué)畢業(yè)設(shè)計(jì). 期刊論文，2012.23 康華光. 電子技術(shù)基礎(chǔ)（模擬部分）. 北京: 高等教育出版社，1999. 57-73.24 侯伯亨. 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì). 陜西: 西安電子科技大學(xué)出版社，2000. 442-445.附錄A FPGA器件EP3C25_V5電路板EP3C25_V5電路板結(jié)構(gòu)圖如圖A-1所示，本設(shè)計(jì)所用到的資源：圖A-1 EP3C25_V5電路板結(jié)構(gòu)圖（1） JTAG接口；（2） 系統(tǒng)復(fù)位RESET按鍵；（3） 時(shí)鐘芯片50MHz晶振；（4） 4個(gè)按鍵（KEY0-KEY3）；（5） 4個(gè)LED燈（LED0-LED3）；（6） 6個(gè)7段數(shù)碼管；（7） beep蜂鳴器。附錄B 本設(shè)計(jì)使用的EP3C25_V5管腳配置文件#Setup.tcl # Setup pin setting for EP3C25_3C16-V5 main