第5章微電子概論基本IC單元版圖設(shè)計

1、WLH()HWLR1 2 3 4 5 6 7 8 8010電流LWtop viewcross sectional viewsubstratepolyoxidemetalcontact1002003001020 3040 50W/umR/1002003001020 3040 50W/umR/ideally, R/=constantactually, R/ increases as “W” decreasestop viewcross sectional viewsubstratepolyoxidemetalcontactbodyheadsmall spread regionbig spread

2、regionuncertain regionuncertain region1 2 5 4 3拐角處實際上是多于半方，但采用半方也是相當合理的。 MOSIS is a low-cost prototyping and production volume service for VLSI circuit development. Since 1981, MOSIS has fabricated more than 50,000 circuit designs for commercial firms, government agencies, and research and education

3、al institutions around the world. 表5.1 TSMC的0.35m CMOS的基本特征 表5.2 MOSIS為TSMC 0.35mCMOS工藝定義的全部工藝層表16.2 MOSIS為TSMC0.35m CMOS工藝定義的全部工藝層層名層名層號層號(GDSII)對應的對應的CIF名稱名稱說明說明Contact25CCC接觸孔N_well42CWNN阱Active43CAA有源層P_plus_select44CSPP型擴散N_plus_select45CSNN型擴散Poly46CPG多晶硅Electrode56CEL第二層多晶硅Metal149CMF第一層金屬Via

4、50CVA連接第一與第二層金屬的接觸孔Metal251CMS第二層金屬Via261CVS連接第二與第三層金屬的接觸孔Metal362CMT第三層金屬Glass52COG鈍化玻璃C=S/4kd 式中式中k為靜電力為靜電力常量，常量， 介電常數(shù)介電常數(shù)由兩極由兩極板之間介質(zhì)決定。板之間介質(zhì)決定。bottomtopCareaCperipheryarea capacitance and periphery capacitanceN wellN+gateN well capacitorgateM1diffusion capacitor在電路設(shè)計中，有時需要隔斷在電路設(shè)計中，有時需要隔斷DC電壓而僅讓電壓

5、而僅讓AC信號進入到下信號進入到下一個電路模塊。在這種情況下，一個隨其兩端電壓變化而改一個電路模塊。在這種情況下，一個隨其兩端電壓變化而改變電容值的電容器是根本不能使用的。變電容值的電容器是根本不能使用的。 M1M2M3M4疊層金屬電容器疊層金屬電容器M1M2氮化物介質(zhì)電容器氮化物介質(zhì)電容器介質(zhì)介質(zhì)(氮化物氮化物)對導線進行特征提取 對導線進行特征提取，根據(jù)提取的特征設(shè)計補償電路對導線進行特征提取，根據(jù)提取的特征設(shè)計補償電路破壞特征化傳輸線的性能破壞特征化傳輸線的性能 螺旋電感M1M2EBCCbipolar -diodePN環(huán)形結(jié)構(gòu)環(huán)形結(jié)構(gòu)PN結(jié)二極管結(jié)二極管PN環(huán)形結(jié)構(gòu)環(huán)形結(jié)構(gòu)PN結(jié)二極管結(jié)

6、二極管PN襯底二極管襯底二極管NP阱二極管阱二極管PN襯底二極管襯底二極管NP阱二極管阱二極管NP圓形圓形ESD二極管版圖二極管版圖PPPPNNN梳狀梳狀ESD二極管版圖二極管版圖mathematical modelschematicSPECS電路規(guī)范電路規(guī)范SPICEdevice size現(xiàn)代晶體管電路的一個重要因素是晶體管的開關(guān)速度?，F(xiàn)代晶體管電路的一個重要因素是晶體管的開關(guān)速度。 先制備一長條N型雜質(zhì)區(qū) 在注入N型雜質(zhì)之前先放置柵 p 來自于實際器件的泄漏電流，來自于實際器件的泄漏電流， p區(qū)與區(qū)與N可能會形成一定的可能會形成一定的偏壓，如導致偏壓，如導致P區(qū)、區(qū)、N區(qū)形成區(qū)形成PN結(jié)正

7、偏，災難。結(jié)正偏，災難。 p 將襯底接最低的電位，通常是負電源；同時將將襯底接最低的電位，通常是負電源；同時將P型器件的型器件的N型區(qū)域接最高電位，通常是正電源。型區(qū)域接最高電位，通常是正電源。p 即便阱和襯底接上了正確的電位，阱即便阱和襯底接上了正確的電位，阱/襯底的襯底的PN結(jié)仍然存結(jié)仍然存在正向偏置的可能，這種現(xiàn)象稱為閂鎖效應（在正向偏置的可能，這種現(xiàn)象稱為閂鎖效應（Latch-up ） SDGonoffonoffinput signal of Ginput signal of AASDGIIIIIIIVbig size MOSsplit into four partssimple mo

8、de芯片的面積芯片的面積直接關(guān)系到成本，芯片面積越小，成本越低直接關(guān)系到成本，芯片面積越小，成本越低 U”形的金屬條 M”形的金屬條 希望節(jié)省更多的面積，可以舍棄一些接觸孔并將連線直接跨越器件 XXXXXXXXXXXXN wellwell contact regionXXXsubstratecontactregionV-V+介電材料刻蝕（Dielectric Etch）、多晶硅刻蝕（Poly-silicon Etch）和金屬刻蝕（Metal Etch）。 1） NPNNlongitudinal NPN bipolarPPEBClateral NPN bipolarEBCNNP外延生長外延生長- 硅片退火硅片退火構(gòu)建構(gòu)建N區(qū)域區(qū)域-集電集電區(qū)區(qū)N型型-注入?yún)^(qū)注入?yún)^(qū)