深亞微米IC設(shè)計(jì)信號(hào)的完整性（一）

1、深亞微米IC設(shè)計(jì)信號(hào)的完整性（一）        發(fā)展，影響信號(hào)完整性的因素如電遷移，天線效應(yīng)，電壓降落，串?dāng)_等逐漸顯現(xiàn)出來，由于這些因素影響了芯片的信號(hào)完整性，導(dǎo)致電路性能的大幅下降，甚至使電路失效。因此對(duì)這些影響信號(hào)完整性因素的分析和解決是非常必要的。 由于芯片功耗的不斷增加，互連線上的電流密度也越來越大，有可能造成了細(xì)線上的電遷移現(xiàn)象。在芯片制造過程中晶體管的柵極聚集的電荷可能會(huì)使柵擊穿即產(chǎn)生天線效應(yīng)?；ミB線間的耦合電容的存在會(huì)導(dǎo)致一條線上的信號(hào)跳變時(shí)引起另一條線的信號(hào)穩(wěn)定性，即發(fā)生串?dāng)_現(xiàn)象。在本文中，我們不

2、僅分析和總結(jié)了電遷移，天線效應(yīng)，電壓降落，串?dāng)_這幾個(gè)影響信號(hào)完整性的因素，還著重對(duì)電壓降落問題進(jìn)行了重點(diǎn)分析。隨著功耗的增加和電源電壓的降低，電壓降落變得越來越嚴(yán)重。我們把寄生電阻對(duì)電壓的影響進(jìn)行了仿真，器件模型采用TSMC的器件模型庫(kù)，最后用CADENCE的SPECTRES電路模擬程序?qū)﹄娐愤M(jìn)行瞬態(tài)分析。同時(shí)為了與不考慮寄生電阻的情況作對(duì)比我們也對(duì)理想的情況做了模擬，然后把二者的結(jié)果進(jìn)行對(duì)比，分析電壓降落對(duì)電路性能的影響。第1章  緒論1.1  課題的背景及意義 自從1958年集成電路誕生以來，已經(jīng)歷了小規(guī)模集成（SSI）、中規(guī)模集成（MSI）、大規(guī)模集成（LSI）的發(fā)展

3、階段，目前已進(jìn)入超大規(guī)模集成（VLSI）和特大規(guī)模集成（ULSI）階段，是一個(gè)“System on Chip”的時(shí)代。以最普遍的個(gè)人計(jì)算機(jī)微處理（如“X86”）為例，第一代16位的8086芯片中，共容納了約2.8萬(wàn)個(gè)晶體管，到了32位以上586計(jì)算機(jī)微處理器（如“奔騰”），芯片內(nèi)的晶體管元件數(shù)目已經(jīng)高達(dá)500萬(wàn)以上。根據(jù)一般劃分，當(dāng)半導(dǎo)體工藝的最小特征尺寸小于1微米時(shí)，稱之為亞微米設(shè)計(jì)技術(shù)，當(dāng)最小特征尺寸小于0.5微米時(shí)，稱之為深亞微米設(shè)計(jì)技術(shù)(DSM：Deep Sub Micrometer)，而當(dāng)進(jìn)一步小于0.25微米時(shí)，可稱之為超深亞微米設(shè)計(jì)技術(shù)(VDSM：Very Deep Sub Mi

4、crometer) 。現(xiàn)在國(guó)外商業(yè)化半導(dǎo)體芯片制造技術(shù)的主流已經(jīng)達(dá)到0.25微米、0.18微米的線寬，利用該技術(shù)可制作256Mb的DRAM和600MHZ的微處理器芯片，每片上集成的晶體管數(shù)在108109量級(jí)。預(yù)計(jì)今后的發(fā)展的趨勢(shì)是0.09微米以下，即集成電路已進(jìn)入超深亞微米工藝時(shí)代1。1.1.1  國(guó)內(nèi)外相關(guān)技術(shù)的研究及發(fā)展現(xiàn)狀 1國(guó)外的發(fā)展現(xiàn)狀I(lǐng)BM Microelectronics公司的工程師John Cohn表示，襯底耦合、電容耦合和互感都不是大問題，而對(duì)信號(hào)完整性影響最大的是通過電源線耦合的噪聲，這種噪聲在130納米設(shè)計(jì)中日趨成為一個(gè)問題，而且很難分析和處理。Cohn聲稱：“

5、通過電網(wǎng)的串聯(lián)RL耦合非常麻煩，在0.25微米工藝下根本沒有這一問題，在0.18微米工藝下可能只有一兩個(gè)個(gè)別情況出現(xiàn)問題。但是在當(dāng)前的0.13微米工藝下，一個(gè)設(shè)計(jì)中幾十個(gè)或幾百個(gè)網(wǎng)絡(luò)受到這方面影響的情況并不少見?！?信號(hào)完整性問題應(yīng)該在下述環(huán)節(jié)中著重強(qiáng)調(diào)，包括電路設(shè)計(jì)，布局布線和模擬。在電路設(shè)計(jì)中，設(shè)計(jì)者有更多的機(jī)會(huì)能夠控制信號(hào)完整性，對(duì)于高扇出的模塊比如說時(shí)鐘驅(qū)動(dòng)器設(shè)計(jì)者可以選擇用差分信號(hào)。布局布線的準(zhǔn)確性將會(huì)更加困難，在IC設(shè)計(jì)中對(duì)于布局布線工具必須包含全部的寄生參數(shù)提取，以實(shí)現(xiàn)對(duì)時(shí)鐘偏移率和延遲的精確預(yù)測(cè)，最終的布線器將會(huì)和信號(hào)完整性工具集成到一起，如果信號(hào)完整性低于理想的閾值，將會(huì)重新

6、布線。Synopsys 規(guī)劃了Design Compiler的替代產(chǎn)品Physical Compiler。Physical Compiler 將邏輯綜合與信號(hào)完整性分析和布局相結(jié)合，以此解決信號(hào)完整性問題。Physical Compiler與Chip Architect、Clock Tree Compiler以及 Route Compiler等相結(jié)合，可提供一種支持深亞微米產(chǎn)品設(shè)計(jì)、綜合和布局布線的方法。 Magma Design公司認(rèn)識(shí)到，時(shí)序收斂是一種能夠避免因長(zhǎng)導(dǎo)線和位置鄰近的導(dǎo)線間的信號(hào)方向和信號(hào)轉(zhuǎn)換速率而引起的信號(hào)完整性問題。該公司采取的辦法是，在設(shè)計(jì)師確定的約束條件下，先固定信號(hào)通

7、路的時(shí)間設(shè)置，再改變布局來適應(yīng)它。因此，即使拓?fù)浣Y(jié)構(gòu)變了，信號(hào)通路的特性仍保持不變。Cadence公司將它在幾年前購(gòu)買的綜合技術(shù)與分析工具相結(jié)合而產(chǎn)生了PKS（物理智能綜合）工具，其流程與Synopsys的產(chǎn)品相似。           電路的模擬也很重要。 Spice是在晶體管一級(jí)對(duì)電特性進(jìn)行建模的最常用的工具但是在深亞微米設(shè)計(jì)師有許多局限性。Celestry 公司已經(jīng)研制出一種基于晶體管的仿真器UltraSim，它可以在合理的時(shí)間內(nèi)按計(jì)算能力提供達(dá)到Spice精度的結(jié)果，以解決深亞微米的問題

8、。為了有效地對(duì)信號(hào)完整性問題進(jìn)行驗(yàn)證，首先應(yīng)該準(zhǔn)確地建立影響完整性問題的模型然后用工具進(jìn)行寄生參數(shù)提取和驗(yàn)證，對(duì)于建模，有二維，準(zhǔn)三維和三維模型三種。二維模型的特點(diǎn)是適合于大計(jì)算量的參數(shù)提取，因此適合于全芯片的提取，三維模型最準(zhǔn)確但是完全用三維模型將耗費(fèi)大量的時(shí)間，為此只有在對(duì)一些關(guān)鍵網(wǎng)絡(luò)進(jìn)行提取時(shí)才使用三維模型。 在集成電路布線中，鋁被廣泛使用，其布線工藝較為簡(jiǎn)單。1997年9月，IBM公司率先推出一種稱為CMOS 7S的新技術(shù)，該技術(shù)在集成電路設(shè)計(jì)中采用銅代替鋁作為外部導(dǎo)電材料，使電路布線的尺寸更加微小，芯片處理邏輯運(yùn)算的能力更強(qiáng)。1997年，IBM公司發(fā)布了可用于集成電路生產(chǎn)的銅布線工藝

9、。1998年，AMD公司便開始向銅布線工藝轉(zhuǎn)移，這在當(dāng)時(shí)是相當(dāng)冒險(xiǎn)的。如今工藝材料每4到5年就會(huì)出現(xiàn)一次變化，首先是銅，后來是低k電介質(zhì)陸續(xù)進(jìn)入生產(chǎn)工藝。而在鋁的時(shí)代，這種顯著的變化每10到20年才會(huì)出現(xiàn)一次。這使工廠的基礎(chǔ)設(shè)施必須能以較低的成本快速適應(yīng)新的材料。采用低k電介質(zhì)技術(shù)遇到的困難更多。低k電介質(zhì)技術(shù)的引入相對(duì)落后了4到6年。這一技術(shù)的延遲引入使銅布線的很多優(yōu)勢(shì)沒有發(fā)揮出來。早期的130nm工藝的邏輯設(shè)計(jì)有9層銅，與鋁布線工藝是一樣。其中很大一部分都用來補(bǔ)償二氧化硅的高電容。2國(guó)內(nèi)的發(fā)展現(xiàn)狀集成度增加，集成電路芯片上的連線數(shù)目急劇上升，國(guó)內(nèi)采用多層金屬布線解決金屬化中遇到的困難。用兩

10、層金屬布線可完成特征尺寸為10以上的集成電路，0.35需要45層，總連線長(zhǎng)度可達(dá)到380；0.13需要67層，總長(zhǎng)度約為4，予計(jì)到0.07需要10層，總長(zhǎng)達(dá)到10。采用多層金屬互連可以顯著縮短器件之間的連線密度，減小時(shí)間常數(shù)和縮小芯片，使速度、集成度和可靠性都得到提高。用RLC模型來估計(jì)互連線間耦合電容及對(duì)其結(jié)果地一些模擬，基于分析得出地結(jié)論，研究一些算法，在一定的串?dāng)_約束下調(diào)整布線。國(guó)內(nèi)認(rèn)為金屬互連線的電阻、金屬互連線間及金屬層間的電容是互連線主要的寄生元件，它直接決定著互連線的延遲，關(guān)聯(lián)著信號(hào)的串?dāng)_。降低互連線的電阻和線間及層間的總電容將減小互連線引起的時(shí)間延遲并改善串?dāng)_。低介電常數(shù)替代傳

11、統(tǒng)的二氧化硅，以及互連線和電介質(zhì)材料的幾何結(jié)構(gòu)最優(yōu)化是降低互連線寄生電容的兩個(gè)主要措施。用低電阻率金屬材料銅替代傳統(tǒng)的鋁作為互連線材料是降低互連線電阻的主要措施。1.1.2  立題的目的與意義 學(xué)習(xí)并掌握深亞微米IC設(shè)計(jì)信號(hào)完整性問題的有關(guān)知識(shí)，找出影響信號(hào)完整性的因素，并研究其影響信號(hào)完整性的機(jī)理，對(duì)其提出一些解決方法，指導(dǎo)深亞微米IC設(shè)計(jì)，從而減少信號(hào)完整性對(duì)深亞微米IC設(shè)計(jì)的影響。信號(hào)完整性定義為信號(hào)在電路中能以正確時(shí)序和電壓作出響應(yīng)能力。信號(hào)完整性問題不僅存在于PCB板上，而且也存在于芯片內(nèi)部，IC開關(guān)速度高、端接元件的布局不正確或高速信號(hào)的錯(cuò)誤布線會(huì)引起SI問題，從而可能使

12、系統(tǒng)輸出不正確的數(shù)據(jù)、電路工作不正常甚至完全不工作。由于深亞微米集成電路設(shè)計(jì)中一系列復(fù)雜而困難的技術(shù)問題，能否設(shè)計(jì)和制造深亞微米集成電路就成為衡量一個(gè)國(guó)家集成電路整體水平的主要標(biāo)準(zhǔn)。而信號(hào)完整性問題就是深亞微米集成電路設(shè)計(jì)中一系列復(fù)雜而困難的技術(shù)問題中極其重要的一個(gè)，為了更好地進(jìn)行深亞微米IC設(shè)計(jì)，必須對(duì)信號(hào)完整性問題進(jìn)行深入地研究。1.2  論文結(jié)構(gòu) 第1章為緒論，主要介紹課題的背景及意義、深亞微米工藝設(shè)計(jì)的發(fā)展?fàn)顩r、相關(guān)領(lǐng)域的研究進(jìn)展和本課題主要研究?jī)?nèi)容。     第2章是信號(hào)完整性的概述，主要分析了影響信號(hào)完整性的主要因素，并大致介紹了串

13、擾噪聲(cross-talk)，電遷移（Electromigration)，電壓下降（IR Drop），天線效應(yīng)（Antenna Effect）和接地反彈與襯底耦合（Ground bounce & Underlay coupling）的情況，而且還簡(jiǎn)要介紹了解決這些影響因素的方法。 第3章主要研究了串?dāng)_，連線延遲和串?dāng)_是影響深亞微米版圖設(shè)計(jì)的兩個(gè)很重要的因素，兩者都是從時(shí)序上影響設(shè)計(jì)。本章分析了串?dāng)_的起因，串?dāng)_可以由三種耦合機(jī)制引起，即電容、電感和輻射。從本質(zhì)上說，輻射耦合是一種自感EMI擾亂，并可以把它視作在EMI設(shè)計(jì)框架里面。而且本章還詳細(xì)介紹了電容串?dāng)_和電感串?dāng)_及其解決方法。第4

14、章主要研究了電遷移，在電路規(guī)模不斷擴(kuò)大，器件尺寸進(jìn)一步減小時(shí)，互連線中電流密度在上升，鋁條中的電遷移現(xiàn)在更為嚴(yán)重，成為VLSI中的一個(gè)主要可靠性問題。本章首先介紹了電遷移的原理及其影響因素，然后介紹了它的失效模式，最后分析了電遷移的解決措施。第5章主要研究了電壓降，IR Drop是由電線電阻和電源與地之間的電流所產(chǎn)生的。如果電線的電阻值過高或者單元的電流比預(yù)想的要大，一種難以接受的電壓下降就會(huì)出現(xiàn)。簡(jiǎn)單的增加電線的線寬，降低電阻，并且由此電壓降低，但是同時(shí)它也會(huì)減少布線的面積，并且在大多數(shù)條件下不會(huì)被接受。確立設(shè)計(jì)之后，從事于IR Drop問題，當(dāng)今所普遍應(yīng)用的技術(shù)并不是對(duì)這些問題行之有效的方

15、法。為了使設(shè)計(jì)中電流下降的位置更加完善，并且可以自動(dòng)地通過更寬地金屬層為IR Drop的最低估計(jì)值提供路徑，其所需要的是科學(xué)的設(shè)計(jì)和可用來實(shí)施的工具。本章進(jìn)行了模擬仿真實(shí)驗(yàn)，證實(shí)了本章的論述。第6章主要研究了天線效應(yīng)。本章首先介紹了天線效應(yīng)的機(jī)理，然后論述了它的影響因素，最后提出了其解決方法。第2章  信號(hào)完整性的概述2.1  信號(hào)完整性的定義 信號(hào)完整性（Signal Integrity）是指信號(hào)未受到損傷的一種狀態(tài)。它表明信號(hào)通過信號(hào)線傳輸后仍保持其正確的功能特性，信號(hào)在電路中能以正確的時(shí)序和電壓作出響應(yīng)。由IC的時(shí)序可知，如果信號(hào)在穩(wěn)態(tài)時(shí)間(為了正確識(shí)別和處理數(shù)據(jù)，I

16、C要求在時(shí)鐘邊沿前后輸入數(shù)據(jù)保持不變的時(shí)間段)內(nèi)發(fā)生了較大的跳變，IC就可能誤判或丟失部分?jǐn)?shù)據(jù)。若信號(hào)具有良好的信號(hào)完整性，則電路具有正確的時(shí)序關(guān)系和信號(hào)幅度，數(shù)據(jù)不會(huì)出現(xiàn)錯(cuò)誤的捕獲，這意味著接收端能夠得到正確的數(shù)據(jù)。相反，若出現(xiàn)信號(hào)完整性故障，就會(huì)引起任意的信號(hào)跳變，使信號(hào)不能正常響應(yīng)，導(dǎo)致系統(tǒng)工作異常，性能下降3。2.2  信號(hào)完整性的起因及表現(xiàn) 隨著IC生產(chǎn)工藝尺寸的不斷縮小和die尺寸的不斷增大，對(duì)設(shè)計(jì)方法學(xué)和EDA工具的要求越來越高，對(duì)于IC設(shè)計(jì)團(tuán)隊(duì)來說進(jìn)行0.18微米以下的設(shè)計(jì)將面臨著越來越嚴(yán)峻的挑戰(zhàn)，由于目前缺少能有效解決信號(hào)完整性問題的設(shè)計(jì)方法學(xué)和工具，由信號(hào)完整性引

17、起的邏輯和時(shí)序問題，常使芯片不能實(shí)現(xiàn)時(shí)序的正確收斂或測(cè)試過程中不能正常工作。假如設(shè)計(jì)工程師沒有充分考慮信號(hào)的完整性問題，原來工作正常的產(chǎn)品在應(yīng)用現(xiàn)場(chǎng)就存在發(fā)生故障的風(fēng)險(xiǎn)。仿真試驗(yàn)結(jié)果證實(shí)，IC開關(guān)速度過高、端接元件的布局欠妥、電路的互連不合理等都會(huì)引起信號(hào)完整性問題。信號(hào)完整性主要包括串?dāng)_、天線效應(yīng)、電遷移、電壓下降等。(1)  串?dāng)_噪聲(cross-talk)串?dāng)_是指毗鄰兩金屬線的線間耦合電容引起的噪聲現(xiàn)象?；ミB線耦合電容包括平行線間耦合電容、交叉線間耦合電容、線對(duì)地耦合電容等(見圖2-1)。當(dāng)一條金屬線中傳輸?shù)男盘?hào)發(fā)生跳變時(shí)，與其相鄰的金屬線中由于耦合電容（見圖2-1）的作用而伴

18、隨著電荷的轉(zhuǎn)移，噪聲大小取決于信號(hào)的轉(zhuǎn)換速率。串?dāng)_噪聲對(duì)芯片的影響有二：1.  串?dāng)_延遲。串?dāng)_對(duì)時(shí)序的影響，會(huì)使高速芯片不能以最快速度工作（見圖2-2 a）。     圖2-1  互連線電容的類型a)b)圖2-2  串?dāng)_噪聲引起的信號(hào)延遲(Timing Error)和邏輯錯(cuò)誤(Logic Error)因?yàn)椤笆芎Α惫?jié)點(diǎn)的時(shí)序是通過門電路的時(shí)延、相互連接的延遲以及相鄰節(jié)點(diǎn)的狀態(tài)決定，因此由串?dāng)_產(chǎn)生的時(shí)序問題微妙而復(fù)雜。每個(gè)周期都存在延遲，而不僅僅是互連引起的延遲，這些延遲的變化會(huì)造成時(shí)序無(wú)法收斂；2.  串?dāng)_假信號(hào)會(huì)引

19、起某些寄存器的錯(cuò)誤邏輯狀態(tài)（見圖2-2 b）。當(dāng)兩個(gè)或兩個(gè)以上的布線路徑存在一定距離并呈并行分布時(shí)，彼此之間就存在把脈沖從一個(gè)節(jié)點(diǎn)傳到另一個(gè)節(jié)點(diǎn)的耦合電容。如果一個(gè)“攻擊”節(jié)點(diǎn)信號(hào)發(fā)生變化，可導(dǎo)致鄰近的“受害”節(jié)點(diǎn)瞬態(tài)呈現(xiàn)一個(gè)異常的邏輯值，從而引起邏輯的異常改變，其結(jié)果引起邏輯運(yùn)算的重復(fù)錯(cuò)誤2。(2)  電遷移（Electromigration)電遷移現(xiàn)象是由于電源線和信號(hào)線上過高的電流密度導(dǎo)致的。    1.  金屬電源線中的過高電流密度而引起的“電子風(fēng)”，使得金屬離子遷移，從而形成了導(dǎo)線的空洞而導(dǎo)致某些情況下的斷路以及由遷移走的金屬堆積在別

20、處而形成的短路現(xiàn)象（見圖2-3）。    2.  信號(hào)線的電遷移有時(shí)又稱為導(dǎo)線自熱，是由于互連線上信號(hào)的高速變化對(duì)電容的不斷充放電而引起的。當(dāng)脈沖通過導(dǎo)線時(shí)，導(dǎo)線本身的功耗將使導(dǎo)線溫度超過氧化層溫度。氧化層和導(dǎo)線之間的溫度差異會(huì)產(chǎn)生機(jī)械應(yīng)力，最終使導(dǎo)線斷裂。低K值的電介質(zhì)熱傳導(dǎo)性差，機(jī)械強(qiáng)度低，因此用其制作的導(dǎo)線自熱問題將更為嚴(yán)重。導(dǎo)線自熱問題由來已久，但在0.25微米及其以下工藝必須采用智能化程度更高的設(shè)計(jì)工具來解決導(dǎo)線自熱問題，否則芯片將無(wú)法工作。  圖2-3  電源線電遷移引起的空洞和小丘現(xiàn)象(3)  電壓下降（IR

21、Drop）    電壓降是由于電源線自身存在一定的電阻，或者單元的電流比預(yù)想的大而產(chǎn)生的電壓下降。可導(dǎo)致門和信號(hào)的延遲從而引起時(shí)序退化和時(shí)鐘偏移，以及噪聲容限的降低。IC只能按規(guī)定的時(shí)序接收數(shù)據(jù)，過多的信號(hào)延遲可能導(dǎo)致時(shí)序違背和功能的混亂，而且延遲會(huì)使芯片的工作頻率降低，從而影響芯片的性能。時(shí)鐘偏移還會(huì)使系統(tǒng)的功耗加大（見圖2-4）。    單純的增加電源線的寬度會(huì)降低電阻從而降低電壓降，但是那會(huì)減少可用的布線面積，因此在多數(shù)情況下并不適用。圖2-4  電源線網(wǎng)孔上的電壓降(4)  天線效應(yīng)（Antenna Eff

22、ect）    天線效應(yīng)發(fā)生在芯片生產(chǎn)的過程中，與晶體管相連的金屬導(dǎo)線由于其上面幾層金屬層還沒有淀積上，因此處在一種浮在圓片表面的狀態(tài)，這些浮著的金屬線將會(huì)作為天線收集后續(xù)工藝中的電荷（比如等離子刻蝕）將這些電荷全都儲(chǔ)藏在柵極，當(dāng)電荷達(dá)到一定數(shù)量時(shí)會(huì)擊穿柵氧化層，就會(huì)造成器件的毀壞。在設(shè)計(jì)中柵面積與金屬線面積必須滿足一定比例。這一比例表明在天線效應(yīng)問題發(fā)生之前邏輯門的輸入能與多少條金屬線相連，換句話說，這意味著晶體管的柵極能夠容納多少電荷。通過插入跨線或者插入二極管的方法，可以有效地避免天線效應(yīng)2。(5)  接地反彈與襯底耦合（Ground bounce

23、 &Underlay coupling）    接地反彈簡(jiǎn)稱地彈，指由于電路中較大的電流涌動(dòng)而在電源與地平面間產(chǎn)生大量噪聲的現(xiàn)象。如大量芯片同步切換時(shí)，會(huì)產(chǎn)生一個(gè)較大的瞬態(tài)電流從芯片與電源平面流過，芯片封裝與電源間的寄生電感、電容和電阻會(huì)引發(fā)電源噪聲，使得零電位平面上產(chǎn)生較大的電壓波動(dòng)（可能高達(dá)2v），足以造成其它元器件的錯(cuò)誤動(dòng)作。由于地平面的分割（數(shù)字地、模擬地、屏蔽地等），可能引起數(shù)字信號(hào)走到模擬地區(qū)域時(shí)，產(chǎn)生地平面回流反彈。     同樣電源平面分割，也可能出現(xiàn)同樣危害。負(fù)載容性的增大、阻性的減小、寄生參數(shù)的增

24、大、切換速率增高以及同步切換數(shù)目的增加，均可能導(dǎo)致接地反彈增加。    同時(shí)，襯底耦合可能使設(shè)計(jì)面臨更大的挑戰(zhàn)。在硅片設(shè)計(jì)中，由于襯底和阱具有有限的電阻率，其上流過電流時(shí)會(huì)產(chǎn)生一定的壓降。而MOSFET管的閾電壓（開啟）取決于在柵區(qū)下面的襯底（或阱）的有效電壓，這意味著任何襯底電流不僅能越過MOSFET管的閾電壓，而且能越過邏輯門或時(shí)鐘電路的閾電壓，使設(shè)計(jì)很不可靠。隨著水平尺度與垂直尺度的下降，襯底和阱層的電阻增大，情況就變得更壞。2.2  信號(hào)完整性的解決方法 對(duì)芯片設(shè)計(jì)，通常采用兩種方法解決信號(hào)完整性問題。其RF解決方案集中于傳輸線，常在封裝邊界上使

25、用阻抗匹配辦法，而數(shù)字（即寬帶）解決方案則強(qiáng)調(diào)選擇封裝，控制同步切換數(shù)量和切換速度，在封裝外部電源引腳與地之間使用旁路電容，在IC內(nèi)部的電容則通過金屬層的重疊來實(shí)現(xiàn)，即為高速瞬態(tài)電流提供一個(gè)局部低阻抗通路，防止接地反彈。    然而，當(dāng)面臨深亞微米設(shè)計(jì)中的信號(hào)完整性問題時(shí)，通常的解決方案不再適用。例如，限制邊沿速率（Slew rate）雖然能夠明顯地改善接地反彈和串?dāng)_，但它同時(shí)限制了時(shí)鐘速率。研究新的解決方法必須能夠適宜深亞微米的IC設(shè)計(jì)。如增加襯底電阻問題可采用絕緣體上硅技術(shù)（SOI）來解決，這是在微米IC設(shè)計(jì)中被廣泛采用的技術(shù)。現(xiàn)在，解決信號(hào)完整性問題的方法主

26、要是電路設(shè)計(jì)、合理布局和建模仿真3。2.2.1  電路設(shè)計(jì)     在電路設(shè)計(jì)過程中，通過設(shè)計(jì)控制同步切換輸出數(shù)量，同時(shí)控制各單元的最大邊沿速率（dI/dt 和dV/dt），得到最低且可接受的邊沿速率，這可以有效地控制信號(hào)的完整性。也可為高輸出功能塊（如時(shí)鐘驅(qū)動(dòng)器）選擇使用差分信號(hào)。比如，通常時(shí)鐘使用ECL信號(hào)或全擺幅的差分信號(hào)。對(duì)于應(yīng)用工程師，通常是在傳輸線上端接無(wú)源元件（電阻、電容和鐵氧體），來實(shí)現(xiàn)傳輸線與負(fù)載間的阻抗匹配。端接策略的選擇應(yīng)該是對(duì)增加元件數(shù)目、開關(guān)速度和功耗的折中。端接串聯(lián)電阻R或RC電路，應(yīng)該盡量靠近激勵(lì)端或接收端，并獲得阻抗匹配，同時(shí)，電阻R（如10）可以消耗掉邏輯電路的無(wú)用直流功率，電容（如39PF）可以在滿足開關(guān)速度的條件下削弱阻尼振蕩強(qiáng)度，但同時(shí)須仔細(xì)選擇該電容，防止其引腳電感引起